《大工計(jì)算機(jī)原理-第5章 存儲(chǔ)器系統(tǒng)》由會(huì)員分享，可在線閱讀，更多相關(guān)《大工計(jì)算機(jī)原理-第5章 存儲(chǔ)器系統(tǒng)（19頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more. ------------------------------------------author ------------------------------------------date 大工計(jì)算機(jī)原理-第5章 存儲(chǔ)器系統(tǒng) 大工計(jì)算機(jī)原理-第5章 存儲(chǔ)器系統(tǒng) 1．存儲(chǔ)容量、集成度、最大存儲(chǔ)時(shí)間 是半導(dǎo)體存儲(chǔ)器芯片的性能指標(biāo)。 2．高速緩沖Cache由SR

2、AM構(gòu)成。我們常說(shuō)內(nèi)存是由 DRAM 構(gòu)成。 （靜態(tài)Static RAM 快，省電，集成度低，相同容量體積較大，造價(jià)高，不需要刷新電路） （動(dòng)態(tài)Dynamic RAM） 3．由2K×1bit的芯片組成容量為4K×8bit的存儲(chǔ)器需要 16個(gè) 存儲(chǔ)芯片。 4．外存儲(chǔ)器包括 軟盤、磁帶、硬盤、光盤。 5．在多級(jí)存儲(chǔ)體系結(jié)構(gòu)中，Cache-主存結(jié)構(gòu)主要用于解決 主存與CPU速度不匹配 的問(wèn)題。 6．動(dòng)態(tài)DRAM的特點(diǎn)之一是需要刷新電路、存取速度低于靜態(tài)SRAM 。 7.在分層次的存儲(chǔ)系統(tǒng)中，存取速度最快、靠CPU最近且打交道最多的是 Cache 存儲(chǔ)器，它是由 SRAM 類型的芯片構(gòu)成

3、，而主存儲(chǔ)器則是由 DRAM 類型的芯片構(gòu)成。 8．將存儲(chǔ)器與系統(tǒng)相連的譯碼片選方式有 線選法、部分地址譯碼法和 全地址譯碼 法。 9．微機(jī)系統(tǒng)中存儲(chǔ)器通常被視為 Cache 、 主存（內(nèi)存） 、輔存 三級(jí)結(jié)構(gòu)。 10.內(nèi)存，通常和系統(tǒng)總線相連。外存，通過(guò)總線接口電路與系統(tǒng)總線相連。 11. 存儲(chǔ)器的容量有位容量和字節(jié)容量?jī)煞N表示。 12. 存儲(chǔ)器的存取速度，可用存取時(shí)間和存儲(chǔ)周期來(lái)衡量。越小越快。 存取時(shí)間：CPU完成一次存儲(chǔ)器讀寫操作所需要的時(shí)間。 存儲(chǔ)周期：連續(xù)兩次獨(dú)立的存儲(chǔ)器操作所需要的最小時(shí)間間隔。 13. 存取周期一般略大于存取時(shí)間。 14. 存儲(chǔ)器的可靠性用

4、平均故障間隔時(shí)間MTBF來(lái)衡量。越長(zhǎng)越可靠。 15. 半導(dǎo)體存儲(chǔ)器，一般由存儲(chǔ)體、地址選擇電路，輸入輸出電路和控制電路組成。 16. 地址選擇電路包括地址譯碼器和地址碼寄存器。（譯完的碼，得有地方存呀！） 17. 地址譯碼的方式有兩種：?jiǎn)巫g碼方式，雙譯碼方式（或矩陣譯碼） 單譯碼方式：只用一個(gè)譯碼器，每根線直接選中一個(gè)存儲(chǔ)單元，選擇線多，電路復(fù)雜。 雙譯碼方式：兩個(gè)譯碼器，分別輸出行地址RAS，列地址CAS。先行后列。 18．在一個(gè)項(xiàng)目或產(chǎn)品研制的過(guò)程中，通常采用 _ E2PROM 類型的存儲(chǔ)芯片來(lái)存放待調(diào)試的程序。 19.構(gòu)成4KB的存儲(chǔ)系統(tǒng)，需要（?A??）?1024×4位

5、×8芯片=4KB A.1024×4位的芯片8片???B.2K×1位的芯片8片 C.1024×8位的芯片2片???D.16K×1位的芯片4片?? 20.?設(shè)存儲(chǔ)器的地址線為20條，存儲(chǔ)單元為字節(jié)，使用全譯碼方式組成存儲(chǔ)器，該系統(tǒng)構(gòu)成最大容量需要64K×1位的存儲(chǔ)器芯片的數(shù)量是(?D?)?220=1024KB=1024K×8位 1024K×8位/(64K×1位)＝128片 ????A.16????B.32????C.64?????D.128? 3.??已知一個(gè)SRAM芯片的容量為8K×8，該芯片有1個(gè)片選信號(hào)引腳和1個(gè)讀/寫控制引腳，問(wèn)該芯片至少有多少個(gè)引腳？地址線多少條?數(shù)據(jù)線多少條

6、?還有什么信號(hào)線?? 答：?8K×8＝8KB＝1013，即總計(jì)有13根地址線。另有8根數(shù)據(jù)線、1根電源線、1根地線。所以該芯片至少有25（=13+8+1+1+2）根引腳。? 4.?巳知一個(gè)DRAM芯片外部引腳信號(hào)中有4條數(shù)據(jù)線，7條地址線，計(jì)算它的容量。? 答：27*4=128×4bit（位），也可表示為64b（字節(jié)）? 5.組成8K字節(jié)的存儲(chǔ)器，需要256×4位的存儲(chǔ)器芯片（?B?）。? 8K字節(jié)=8×1024×8位，除以256×4位，結(jié)果：64 ?A.32片? B.64片???C.16片??D.50片? 6.某一SRAM芯片其容量為2KB，除電源和接地線之外，該芯片引線的最小

7、數(shù)目是(?D??)? 2KB=211B=211×8位，11根地址線，8位數(shù)據(jù)線，1電源，1地線,還需要1個(gè)片選信號(hào)引腳和1個(gè)讀/寫控制引腳，共計(jì)23根。但選片引腳是可以沒(méi)有的(后面有介紹)！故最小數(shù)目22根！精典呀！ ?????A.24???B.26????C.20????D.22? 主存儲(chǔ)器設(shè)計(jì) 存儲(chǔ)器的基本組織 (1)與CPU的連接 主要是：地址線、控制線、數(shù)據(jù)線 的連接。 (2)多個(gè)芯片連接 例如：存儲(chǔ)器容量為8K×8，若選用2114芯片(1K×4)，則需要： 位擴(kuò)展法，不需要選片。 原始芯片是1位，擴(kuò)展成8位。8K*8/8K*1=8片，總?cè)萘?KB＝2

8、13，所以需要地址線13根。數(shù)據(jù)位由1擴(kuò)展到8，所以需要數(shù)據(jù)線8根。 字?jǐn)U展法，需要選片。 原始芯片是16K位，設(shè)計(jì)目標(biāo)64K。64K*8/16K*8=4片，總?cè)萘?4KB＝216，所以需要地址線16根。需要數(shù)據(jù)線8根。4芯片＝22，2根選片。 16根地址線中，14根(A0-A13)連接每塊芯片，尋址16K；另外2根(A14-A15)用來(lái)選片，接譯碼器，輸出線4根，選擇4芯片。 地址空間分配表 例1： 有若干片1K×8位的SRAM芯片，采用字?jǐn)U展方法構(gòu)成4KB存儲(chǔ)器，問(wèn)： (1) 需要多少片RAM芯片？ (2) 該存儲(chǔ)器需要多少地址位？ (3) 畫出該存儲(chǔ)器與CPU連

9、接的結(jié)構(gòu)圖，設(shè)CPU的接口信號(hào)有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)MREQ和R/W#。 (4) 給出地址譯碼器的邏輯表達(dá)式。 解：(1) 需要4K/1K = 4片SRAM芯片； (2) 存儲(chǔ)器容量4KB，需要12條地址線212 (3) 譯碼器的輸出信號(hào)邏輯表達(dá)式為： 例2：設(shè)有若干片256K×8位的SRAM芯片，問(wèn)： (1) 采用字?jǐn)U展方法構(gòu)成2048KB的存儲(chǔ)器需要多少片SRAM芯片？ (2) 該存儲(chǔ)器需要多少字節(jié)地址位？ (3) 畫出該存儲(chǔ)器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號(hào)有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)MREQ#和R/W#。 解：(1) 該存儲(chǔ)器需要2048K/256K = 8片SRAM芯片；23＝8，需要3根選片。 (2) 需要21條地址線，因?yàn)?21=2048K，其中高3位用于芯片選擇，低18位作為每個(gè)存儲(chǔ)器芯片的地址輸入。218＝256K (3) 該存儲(chǔ)器與CPU連接： 不算第(3)小題，(1)(2)題肯定應(yīng)該會(huì)了！我都會(huì)了！ --------------------------------------------------