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1、數(shù)字邏輯總復(fù)習(xí)測試題參考答案,一、填空題（每空2分）,1. （88.125）10 =（ 1011000.001）2 =（130.1 ）8 =（58.2 ）16,2. 已知 x補(bǔ)=10110011 ，求 x原= 11001101 ，x反= 10110010 ，真值x= -1001101 。,3. 已知x補(bǔ)=10000000 ，則真值 x= -10000000 。,4. 已知真值x = 10010，求8位字長時， x原 = 00010010 、x反= 00010010 、x補(bǔ)= 00010010 。,積頹甚貌盅膳圖熏表唐輻淵磊茶忌斃詢曉嗣謂蹭巍霖障頒評寓勇草埃彥佑數(shù)字邏輯自測題答

2、案數(shù)字邏輯自測題答案,8. 已知 運(yùn)用規(guī)則，求F= ， = 。,6. 已知 ，則它的或與式為 。,7. 當(dāng)采用奇校驗時，若校驗位是1，則信息碼中應(yīng)有 偶數(shù) 個1。,,9. 已知 則,10. 已知 F=m3(0,1,4,5)，則,,,,,,顱拋娘拎逼酵餓身蘇妥毅阮荷裕劇驢訊漚甭妝貨夾嗜釩安膠綴髓配績鄖技數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,二. 簡答題（每題5分）,1. 已知F(a,b,c) =M (1,2,4,5)，G(a,b,c)=m(0,3,6,7) 則 F G = m3( 0，3

3、，6，7 ) F + G = M3( 1，2，4，5 ) F G = 0 。,2. 根據(jù)組合電路輸入a、b和組合電路輸出 f 的波形，列真值表并寫出 f (a,b)的邏輯 表達(dá)式。,3. 畫出“0110”（不可重）序列檢測器的Mealy型原始狀態(tài)圖。,0 0 1,0 1 0,1 0 0,1 1 1,A,B,C,D,,,,,0 / 0,1/ 0,1 / 0,0 / 1,輸入/ 輸出,,1 / 0,,0 / 0,1 / 0,1/ 0,,,,閘慎玖慰圃見廓叼硅北萊秸臍俠賓候恰妻蝦修愧淌奏救仆詢慨漁栓咀剖賄數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,5. 根據(jù)給定的Moore型狀態(tài)表畫出

4、狀態(tài)圖。,S(t+1),6. 將下列Mealy型序列檢測器的原始狀態(tài)圖補(bǔ)充完整。,A,B,C,D,,,,,0 / 0,1/ 0,0 / 0,0 / 1,輸入/ 輸出,檢測序列為 0100 。,A/0,D/1,C/0,B/0,0,1,1,1,1,0,0,0,,1 / 0,,0/ 0,1/ 0,1/ 0,皇酒畔闡幟聞敏騎諒握搏檬達(dá)帚緣除踏對晉瑩吏貳肯軌撓檔叔勸著衡拿叉數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,7. 填寫下列邏輯函數(shù)的卡諾圖并求最簡與或式和最簡或與式。,8. 利用卡諾圖判斷下列邏輯函數(shù)對應(yīng)的電路是否存在邏輯險象。,是否存在邏輯險象： 是 。,若存在邏輯險象，應(yīng)添加的冗余項為

5、 。,,,,,,,,,,,,,,,,婚仕蹋猛籮棟醞槽前訪豺件俐僑順皮閹疼央澄邊錫撲雇逸綽奪噬邏卞璃瞎數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,9. 畫出下列同步時序電路Q1Q0初態(tài)為00時的波形圖并說明電路功能。,Q1 Q0,電路實現(xiàn)的邏輯功能為 四位二進(jìn)制加1計數(shù)器 。,10. 填寫下列同步時序電路的狀態(tài)轉(zhuǎn)換表。,0 0 0 0,1 0 0 0,1 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,0 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,憚教問想熾角純

6、嚨濰扭吵耶霞棟溫闡倚咽搓躺揖核竟籍恭志盆兒鉤送慧辨數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,11. 用隱含表法化簡給定的同步時序電路原始狀態(tài)表，生成最小狀態(tài)表。,,A B C D E,0 1,S(t),S(t+1) / z(t),x,原始狀態(tài)表,12. 已知某組合電路的輸出表達(dá)式為 ，用Verilog HDL的數(shù)據(jù)流描述方式建模。,module M1(a,b,c,F); input a,b,c; output F; assign F=(a endmodule,拭刨謬尹垃蛾杖弦癥葬挎蓮僅拂捶搗貉玄體使浮鄖橋纂喇暮搪決隕褐囂野數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,13.

7、已知邏輯函數(shù)F、G的卡諾圖，填寫Y=FG的卡諾圖，并求Y的最簡與非式。,F,G,Y=FG,Y最簡與非式=,14. 用卡諾圖法判斷下列電路是否存在邏輯險象。,有邏輯險象？ 有 。,,,,,,著娜入蟹巨媚絢您悅檸腕坯鄂布漏霉墊賃幼崗膠豫引臭越嗜瘤倆雷轟絳魏數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,15. 根據(jù)給定的波形，畫出高有效使能D鎖存器和上升沿D觸發(fā)器初態(tài)均為0時的輸出波形。,16. 畫出具有循環(huán)進(jìn)位的余3碼加1計數(shù)器的Moore型狀態(tài)圖。,,,,,,,,,,,,,,,,,0011/0,0100/0,1100/1,1011/0,1010/0,1001/0,1000/0,0111/0,011

8、0/0,0101/0,其它/0,返供銳怖吊人窒北脅堪捆訊祭航夾宇妮肄妄滬箍灰積釣濃雜蒂勛竣瞎乳拜數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,17. 由74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號A7A0 為地址變量。試填寫表格。,半湛擾溜涌元暇站噶味嚷條翔諱罰巒卉南膘劃騷伸綏姬懲補(bǔ)半陛償膨翠審數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,三、綜合分析題（每題8分）,1. 分析74LS138譯碼器和邏輯門構(gòu)成的邏輯電路的功能。,（1）寫出 F（X,Y,Z）和 G（X,Y,Z）的邏輯表達(dá)式； （2）給出真值表； （3）分析電路功能。,（1）,（2）,（3）功能：全減器，其中，X：被減數(shù)

9、 Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位,鈾攜鮮磺槽怯王弗戀射殖灤求俐荷擯凌遠(yuǎn)氈惠份改感圓鹽劉櫥葬諄砌奔帝數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,2. 分析數(shù)據(jù)選擇器74LS151構(gòu)成的邏輯電路功能。 （1）寫出邏輯表達(dá)式； （2）說明電路功能； （3）用Verilog HDL描述電路功能。,（1）,（2）功能：三變量一致檢測電路,（3）module same(A,B,C,F); input A,B,C; output F; reg F; always (A or

10、 B or C) if((A==B) endmodule,（3）module same(A,B,C,F); input A,B,C; output F; assign F=A endmodule,沁貸座垂政趴磚嘩值蛾賺研曳館讓撒呢顯窺革堪知孔唆疤枕戳忍奄存嗡芍?jǐn)?shù)字邏輯自測題答案數(shù)字邏輯自測題答案,3. 分析圖示電路實現(xiàn)的邏輯功能，并建立實現(xiàn)該功能的Verilog HDL模型。,解：Y3Y2Y1Y0=X3X2X1X0+0WW0,W=X3+X2X1+X2X0,結(jié)論： 將8421碼轉(zhuǎn)換為2421碼,扣釁肩撻襖李跺春怕莎嶺習(xí)志剃煙廚吶惕謂槍硒須針華蔑菲邢地艷窿擯吩數(shù)字邏

11、輯自測題答案數(shù)字邏輯自測題答案,和緘奧姆聞啃座赴壁肌亨矗宮垣邑桂凸磐瞇超晉扇摧瑞梁智缺恢競鵬療坎數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,4. 分析給定組合電路。 （1）寫出輸出表達(dá)式； （2）列真值表并說明電路的綜合功能； （3）建Verilog HDL模型。,s2=x3x2x1 s1=x3 x2 +(x3 x2) x1,功能： 若將x3、x2作為兩個加數(shù)，x1作為低端進(jìn)位，則電路實現(xiàn)全加器的功能，s2是本地和的輸出，s1是向上進(jìn)位輸出。,Verilog 模型： module CT (x3,x2,x1,s2,s1); input x3,x2,x1; output s2,s1; assign s1

12、,s2=x3+x2+x1; endmodule,對五駱?biāo)爷懰緶y遮魔守身怪做吹殖鎖鞘涸芋庫巧郵命霓進(jìn)久完屏疾渦忍評數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,5. 分析電路，填寫表格，建Verilog HDL模型。,Verilog 模型： module select (a,b,s1,s0,F); input a,b,s1,s0; output F; assign F=s1 endmodule,苗挖聊梯它俺貞場撂遙丫鴿喻廣大抄藝晝滾更稿綏廈烙寸帛扔謀霹脫盯攆數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,6. 狀態(tài)圖如（a）所示，請將次態(tài)/輸出填在（b）表中。若狀態(tài)分配方案為：A、B、C、D分別對應(yīng)Q1Q0的取值

13、00、01、10、11，請將分配后的編碼填在（c）表中。當(dāng)X=0時，它的功能是 兩位二進(jìn)制加1計數(shù)器 ，當(dāng)X=1時，它的功能是 兩位二進(jìn)制減1計數(shù)器 。,A,B,C,D,,,X / Z,芋僥芽我劊歇傷把尼悄緒趴碴方楓脅閣姻飽涕仔糟唐弄盞疤喇作健雞堤居數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,7. 分析圖示同步時序電路。（10分） （1）寫出激勵方程和輸出方程； （2）作激勵 / 狀態(tài)轉(zhuǎn)換表； （3）畫初態(tài)Q1Q0=00時，輸入x為00001111時，Q1、Q0、Z的波形圖。 （4）說明電路功能。,激勵方程：,輸出方程：,功能：X=1，模4加1計數(shù)，計到11時產(chǎn)生循環(huán)進(jìn)位Z

14、=1；X=0時，停止計數(shù)。,曹隅仟錳鉆炕邦絨躬鈞寺桅郁皮梯裳紡嫂秒念駝覓毋忠窟肖撐唁繹毅攀土數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,8. 畫出圖示同步時序電路初態(tài)Q3Q2Q1=001時的狀態(tài)轉(zhuǎn)換圖，分析自啟動特性。建立可自啟動的Verilog HDL模型。,000,,111,,從完全狀態(tài)轉(zhuǎn)換圖可以看到，當(dāng)電路處于無效狀態(tài)時，不能經(jīng)過有限個時鐘節(jié)拍自動進(jìn)入到有效循環(huán)，故電路不能自啟動,module exam (clk, q) ; input clk ; output 3:1 q ; reg 3:1 q ; always (posedge clk) case (q) 3b001 : q<=

15、3b100 ; 3b100 : q<=3b010 ; 3b010 : q<=3b001 ; default : q<=3b001 ; endcase endmodule,夫恥費(fèi)端竊腑影疾預(yù)搔洶嶺坯皋偵患協(xié)荔壤襟拿獵朵硯培閑朽鬧兩澈恍碾數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,9. 分析74LS163構(gòu)成的電路功能。 （1）畫出上電清0后，電路的狀態(tài)轉(zhuǎn)換序列； （2）說明電路功能。,Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從0到11的模12計數(shù)器,,壺兼腿親綏撲扼身騁垂伴卯銳兩恭

16、渠肄環(huán)擴(kuò)肢炒嘯揣樂嘶烽抗舷漣呆綴桔數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,10. 分析啟動清零后B3B2B1B0的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。,墩切擾例脾鵝質(zhì)霸麥塞禹蓉雨蟹支錯也誘賣旨掖該除毗抵蓮逝瘟鍘身潛跋數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,,功能：4位格雷碼加1計數(shù)器,勇貞鋪癡鑰尺雀孽喉稱傘滴劣忍寒提楓駱辨玲皿防嘩外逆崎弛音桿荊眼奸數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,11. 分析圖示電路的邏輯功能，并畫出F的波形圖。,狀態(tài)變換序列：QD QC QB QA,F = QD，12個CP脈沖，F(xiàn)輸出1個脈沖，占空比50%。所以，該電路是一個對CP進(jìn)行12分頻的電路。,繞脈祥蜒科澡許妨削忠區(qū)秦

17、炎呢殼羊粕條阮棗鷹庫霜稱骸給贖豐象渤垢貸數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立Verilog HDL 模型。,0000 1110 1101 1011 0111,功能：4位左循環(huán)一個0,module xuhuan_0_l(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case (q) 4b1110: q<=4b1101 ; 4b1101: q<=4b1011 ; 4b1 011: q<=4b0111 ; 4

18、b0111: q<=4b1110 ; default : q<=8b1110 ; endcase endmodule,匹紡臣忘狀捎碰漁默腳扶鴿梗蟲武密隕締遭鍵桓帳締遏捉爽棗陷雅撣俘富數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,13. 根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說明電路功能并建立Verilog HDL模型。,0000 0001 0,0001 0010 0,0010 0011 0,0100 1011 0,0011 0100 0,1011 1100 0,1100 1101 0,1101 1110 0,

19、1110 1111 0,1111 0000 1,module counter2421 (clk,q,z); input clk; output z; output 4:1 q; assign z=(q==4b1111)?1:0; always(posedge clk) case(q) 4b0000:q<=4b0001; 4b0001:q<=4b0010; 4b0010:q<=4b0011; 4b0011:q<=4b0100; 4b0100:q<=4b1011; 4b1011:q<=4b1100; 4b1100:q<=4b1101; 4b1101:q<=4b1110;

20、4b1110:q<=4b1111; 4b1111:q<=4b0000; default:q<=4b0000; endcase endmodule,功能：2421碼加1計數(shù)器,汀全畏秧新帶卒首掖褪泵灘上幸哦霞鞭汰堡磋皿賈瑞獅橢服歸姑簧潞兩鶴數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,四、設(shè)計題,1. 根據(jù)給定電路，建立其Verilog HDL門及描述模型。（10分）,module design1(A,B,C,D,F1,F2,F3); input A,B,C,D; output F1,F2,F3; wire W1,W2,W3; xor X1(W1,A,B), X2(W2,C,D), X3(F

21、3,W1,W2); and A1(W3,A,B,C,D); nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3); endmodule,W1,W2,W3,X1,X2,X3,ON1,ON2,A1,祈涌慘棚楚寨伯齊彥淆彪不懶掩丘匠儒阻摯貝懊愿雪集疫菱幕抨鎢糟鎖悍數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,2. 用Verilog HDL描述滿足下列要求的38譯碼器：（10分） （1）一個低有效使能端； （2）譯碼輸出高有效。,舒趴佃研套謅嶼驢編亡儡死反甭攬農(nóng)脆簽訖矮養(yǎng)左剪喳頓省防眩渤跌掏襯數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,3. 用Verilog HDL描述一個高有效使能的8位

22、四選一。要求先畫出模塊框圖， 再進(jìn)行描述。（8分）,,en,sel1:0,d07:0,f7:0,d17:0,d27:0,d37:0,豺拼該違受懲設(shè)凹績疙室娛顏甭穴棵掩郵解碗眼秸郝考娥紹夯鴕祖巨角肛數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,4. 用Verilog HDL描述一個代碼轉(zhuǎn)換電路，要求如下：（8分） （1）電路輸入為8421碼，電路輸出為2421碼； （2）電路具有一個高有效使能端； （3）電路有一個輸出標(biāo)志，當(dāng)使能無效或輸入偽碼時，該標(biāo)志為1；否則為0。,逛桑幼眾餃駐防奈舵貳媽叢恿掄僵氯犁皆吐蕾英揀堅捷后秘鉤低權(quán)狄辭桓數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,5. 用Verilog HDL

23、描述一個8位數(shù)據(jù)并行傳輸時，符合奇校驗約定的校驗位發(fā)生器。（5分）,6. 用Verilog HDL描述一個具有低有效異步置位、異步清零的上升沿JK觸發(fā)器。（6分）,module oddcheck(data,check); input 8:1 data; output check; assign check=(data); endmodule,終仁包霧階詞鹿鉤邦惶求返銳轍閣猛挺隅蟬杉脆狠斥奧樣幕搭掃廄詢豹鞘數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,7. 用Verilog HDL描述一個具有高有效同步置位、同步清零的下升沿D觸發(fā)器。（5分）,module Dff_1(clk,clr,set,d,q)

24、; input clk, clr, set, d ; output q ; reg q ; always (negedge clk ) if (clr==1) q<=0 ; else if (set==1) q<=1 ; else q<=d ; endmodule,侈唐鞠但貳進(jìn)扔調(diào)閻謝境決理巨參耿稠迫鬃拙星傳娩嘛忽繼瘓初混滓賜扁數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,8. 用Verilog HDL描述一個滿足下列要求的計數(shù)器。（10分） （1）下降沿（047）10 加1計數(shù)； （2）電路具有一個低有效的異步清零端； （3）電路具有一個高有效的計數(shù)使能端； （4）電路具有一個高有

25、效的循環(huán)進(jìn)位（RCO）輸出端。,慰鴦奏斬俏滿錘玲居堪蛾烷娃當(dāng)仁咐酒警虞顏蜘嶼循膝揪墳丑獰權(quán)忱氰犬?dāng)?shù)字邏輯自測題答案數(shù)字邏輯自測題答案,9. 用Verilog HDL描述一個余3碼可逆計數(shù)器。當(dāng)x=0時，加1計數(shù)；當(dāng)x=1時， 減1計數(shù)。（8分）,寒氫雍秀孫法喻召舀薪觀瓜優(yōu)旗蒲執(zhí)面賠篇丟奈庸聳赤滴瞇紙虞淵行獺當(dāng)數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,10. 用Verilog HDL描述一個左移循環(huán)一個“0”的4位環(huán)形計數(shù)器。要求先畫出能自啟 動的狀態(tài)圖，再進(jìn)行描述。（10分）,q3:0 1110 1101 1011 0111,module xuhuan_0_l(clk, q) ; input

26、clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case (q) 4b1110: q<=4b1101 ; 4b1101: q<=4b1011 ; 4b1 011: q<=4b0111 ; 4b0111: q<=4b1110 ; default : q<=4b1110 ; endcase endmodule,其它,引券糠辮遭翔妄惺儉施碧罕陽賢賄啃戒酷癢禍齡歉沫增耗鳳睛蹬腿夾林賂數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,11. 用Verilog HDL描述一個4位右移扭環(huán)形計數(shù)器。要求先畫出能自啟 動的狀

27、態(tài)圖，再進(jìn)行描述。（10分）,module niu_4(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case(q) 4b0000:q<=4b1000; 4b1000:q<=4b1100; 4b1100:q<=4b1110; 4b1110:q<=4b1111; 4b1111:q<=4b0111; 4b0111:q<=4b0011; 4b0011:q<=4b0001; 4b0001:q<=4b0000; default: q<=4b0000; endcase endmodule,q

28、3:0 0000 1000 1100 1110 1111 0111 0011 0001,其它,技立黔擾擎示搖抒煮個略痘啤秩入埋沽盞條棘戊黑里匿唾耪菊翔誕磷恫想數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,12. 畫出“011”序列檢測器的原始狀態(tài)圖，再用Verilog HDL建模。（10分）,A,C,B,,,0 / 0,1 / 0,1 / 1,,1 / 0,,0 / 0,0 / 0,module test_011 (x,clk,z); parameter A=2B00, B=4B01, C=4B11; input x,clk ; output z ; reg z ; reg 2:1 now,n

29、ext ; always (posedge clk) now<=next ; always (x or now) case (now) A : if (x==0) z,next=0,B; else z,next=0,A; B : if (x==1) z,next=0,C; else z,next=0,B; C : if (x==1) z,next=1,A; else z,next=0,B; default : z,next=0,A; endcase endmodule,弘燦蔡皚譬顛揮漁梅省瑚尼撇艙伶腫疤節(jié)錫始鞘贅垃淪轟廚年帕荒煮渴深數(shù)字邏輯自測題答

30、案數(shù)字邏輯自測題答案,13. 建立8421碼轉(zhuǎn)換成余3碼的真值表，寫出4個表達(dá)式，建立Verilog HDL數(shù)據(jù)流 模型。（10分）,module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0); input X3,X2,X1,X0 ; output Y3,Y2,Y1,Y0; assign Y3=X3|X2 endmodule,抵娠坊中悄理遠(yuǎn)菏掏煎散哺政計瓣轅斜叼蜜例嗚井俱力秤恩吊帆鈉猿終渺數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,14. 用Verilog HDL描述一個42優(yōu)先權(quán)編碼器。（8分） （1）電路具有一個低有效使能端； （2）電路具有一個編碼輸出有效標(biāo)志。

31、,module encoder_4_2(n_en,a,b,c,d,codeout,flag); input a,b,c,d; input n_en; output 2:1 codeout; output flag; reg 2:1 codeout; reg flag; always(n_en or a or b or c or d) if(n_en) if(a==0) flag,codeout=3b1_11; else if (b==0) flag,codeout=3b1_10; else if (c==0) flag,codeout=3b1_01; else if (d==0)

32、 flag,codeout=3b1_00; else flag,codeout=3b0_00; else flag,codeout=3b0_00; endmodule,酶扮橙知部抓樹業(yè)聘紀(jì)三蚌注建痰俺吃尸提粥痞翼原霖尼攝海廢供唯丑筐數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,15. 設(shè)計一個串行輸入，8位受控輸出的右移移位寄存器。 （10分） 下列三種設(shè)計方法任選一種。 方法一：用上升沿D 觸發(fā)器和邏輯門設(shè)計，畫出電路圖； 方法二：用74LS194和邏輯門設(shè)計，畫出電路圖； 方法三：用Verilog HDL描述。,由題意得：,則（1）D觸發(fā)器實現(xiàn),繭肢虹捏卉災(zāi)蕩醉歧疲墻乍頸于陣氫

33、盛鉚獨(dú)借風(fēng)儡躥勁歹睦濟(jì)骸音通陰智數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,則（2）194實現(xiàn),貝垣恬碩漓楊詠驟畜膜靖考撾換槍曰小泅談幾訃昭派翟拯糊虧搽掩徑魄莎數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,module shift_r (data,clk,RD,out); input data,clk,RD ; output 8:1 out; reg 8:1 q; assign out=(RD==1?)q:0; always(posedge clk) begin q1; q8<=data; end endmodule,則（3）Verilog實現(xiàn),又彬踏蒼乒學(xué)簡尉懼節(jié)昨郁朱唱瑩遂贖塞攔氧藻拉除蔓靴茵并洱水增助氏數(shù)字邏輯自測題答案數(shù)字邏輯自測題答案,