《《數(shù)字邏輯》自測題參考答案.ppt》由會員分享，可在線閱讀，更多相關(guān)《《數(shù)字邏輯》自測題參考答案.ppt（41頁珍藏版）》請?jiān)谘b配圖網(wǎng)上搜索。

1、2007-2008數(shù)字邏輯總復(fù)習(xí)測試題,一、填空題（每空2分）,1. （88.125）10 =（ 1011000.001）2 =（150.1 ）8 =（68.2 ）16,2. 已知 x補(bǔ)=10110011 ，求 x原= 11001101 ，x反= 10110010 ，真值x= -1001101 。,3. 已知x補(bǔ)=10000000 ，則真值 x= -10000000 。,4. 已知真值x = 10010，求8位字長時(shí)， x原 = 00010010 、x反= 00010010 、x補(bǔ)= 00010010 。,6. 已知 ，則它的或與式為

2、。,7. 當(dāng)采用奇校驗(yàn)時(shí)，若校驗(yàn)位是1，則信息碼中應(yīng)有 偶數(shù) 個(gè)1。,9. 已知 則,8. 已知 運(yùn)用規(guī)則，求F= ， = 。,10. 已知 F=m3(0,1,4,5)，則,二. 簡答題（每題5分）,1. 已知F(a,b,c) =M (1,2,4,5)，G(a,b,c)=m(0,3,6,7) 則 F G = m3( 0，3，6，7 ) F + G = M3( 1，2，4，5 ) F G = 0 。,2. 根據(jù)組合電路輸入a、b和組合電路輸出 f 的波形，列真值表并寫出 f (a,b)的邏輯 表達(dá)式。,3. 畫出“

3、0110”（不可重）序列檢測器的Mealy型原始狀態(tài)圖。,0 0 1,0 1 0,1 0 0,1 1 1,A,B,C,D,,,,,0 / 0,1/ 0,1 / 0,0 / 1,輸入/ 輸出,,1 / 0,,0 / 0,1 / 0,1/ 0,5. 根據(jù)給定的Moore型狀態(tài)表畫出狀態(tài)圖。,S(t+1),6. 將下列Mealy型序列檢測器的原始狀態(tài)圖補(bǔ)充完整。,A,B,C,D,,,,,0 / 0,1/ 0,0 / 0,0 / 1,輸入/ 輸出,檢測序列為 0100 。,A/0,D/1,C/0,B/0,0,1,1,1,1,0,0,0,,1 / 0,,0/ 0,1/ 0,1/ 0,7.

4、填寫下列邏輯函數(shù)的卡諾圖并求最簡與或式和最簡或與式。,8. 利用卡諾圖判斷下列邏輯函數(shù)對應(yīng)的電路是否存在邏輯險(xiǎn)象。,是否存在邏輯險(xiǎn)象： 是 。,若存在邏輯險(xiǎn)象，應(yīng)添加的冗余項(xiàng)為 。,,,,,,,,,,,,,,,,9. 畫出下列同步時(shí)序電路Q1Q0初態(tài)為00時(shí)的波形圖并說明電路功能。,Q1 Q0,電路實(shí)現(xiàn)的邏輯功能為 四位二進(jìn)制加1計(jì)數(shù)器 。,10. 填寫下列同步時(shí)序電路的狀態(tài)轉(zhuǎn)換表。,0 0 0 0,1 0 0 0,1 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,0 0 0 0,1 1 0 0,0 0 0

5、1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,11. 用隱含表法化簡給定的同步時(shí)序電路原始狀態(tài)表，生成最小狀態(tài)表。,,A B C D E,0 1,S(t),S(t+1) / z(t),x,原始狀態(tài)表,12. 已知某組合電路的輸出表達(dá)式為 ，用Verilog HDL的數(shù)據(jù)流描述方式建模。,module M1(a,b,c,F); input a,b,c; output F; assign F=(a endmodule,13. 已知邏輯函數(shù)F、G的卡諾圖，填寫Y=FG的卡諾圖，并求Y的最簡與非式。,F,G,Y=FG,Y最簡與非式=,14. 用卡諾圖

6、法判斷下列電路是否存在邏輯險(xiǎn)象。,有邏輯險(xiǎn)象？ 有 。,,,,,,15. 根據(jù)給定的波形，畫出高有效使能D鎖存器和上升沿D觸發(fā)器初態(tài)均為0時(shí)的輸出波形。,16. 畫出具有循環(huán)進(jìn)位的余3碼加1計(jì)數(shù)器的Moore型狀態(tài)圖。,,,,,,,,,,,,,,,,,0011/0,0100/0,1100/1,1011/0,1010/0,1001/0,1000/0,0111/0,0110/0,0101/0,其它/0,17. 由74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號A7A0 為地址變量。試填寫表格。,三、綜合分析題（每題8分）,1. 分析74LS138譯碼器和邏輯門構(gòu)成的邏輯電路

7、的功能。,（1）寫出 F（X,Y,Z）和 G（X,Y,Z）的邏輯表達(dá)式； （2）給出真值表； （3）分析電路功能。,（1）,（2）,（3）功能：全減器，其中，X：被減數(shù) Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位,2. 分析數(shù)據(jù)選擇器74LS151構(gòu)成的邏輯電路功能。 （1）寫出邏輯表達(dá)式； （2）說明電路功能； （3）用Verilog HDL描述電路功能。,（1）,（2）功能：三變量一致檢測電路,（3）module same(A,B,C,F); input A,B,C;

8、 output F; reg F; always (A or B or C) if((A==B) endmodule,（3）module same(A,B,C,F); input A,B,C; output F; assign F=A endmodule,3. 分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的Verilog HDL模型。,解：Y3Y2Y1Y0=X3X2X1X0+0WW0,W=X3+X2X1+X2X0,結(jié)論： 將8421碼轉(zhuǎn)換為2421碼,Verilog 模型： module CT (codein,codeout); input 3:0 c

9、odein; output 3:0 codeout; reg 3:0 codeout; always(codein) begin if((codein=4b0000) end endmodule,4. 分析給定組合電路。 （1）寫出輸出表達(dá)式； （2）列真值表并說明電路的綜合功能； （3）建Verilog HDL模型。,s2=x3x2x1 s1=x3 x2 +(x3 x2) x1,功能： 若將x3、x2作為兩個(gè)加數(shù)，x1作為低端進(jìn)位，則電路實(shí)現(xiàn)全加器的功能，s2是本地和的輸出，s1是向上進(jìn)位輸出。,Verilog 模型： module CT (x3,x2,x1,s2,s1); input x3

10、,x2,x1; output s2,s1; assign s1,s2=x3+x2+x1; endmodule,5. 分析電路，填寫表格，建Verilog HDL模型。,Verilog 模型： module select (a,b,s1,s0,F); input a,b,s1,s0; output F; assign F=s1 endmodule,6. 狀態(tài)圖如（a）所示，請將次態(tài)/輸出填在（b）表中。若狀態(tài)分配方案為：A、B、C、D分別對應(yīng)Q1Q0的取值00、01、10、11，請將分配后的編碼填在（c）表中。當(dāng)X=0時(shí)，它的功能是 兩位二進(jìn)制加1計(jì)數(shù)器 ，當(dāng)X=1時(shí)，它的功能是

11、兩位二進(jìn)制減1計(jì)數(shù)器 。,A,B,C,D,,,X / Z,7. 分析圖示同步時(shí)序電路。（10分） （1）寫出激勵(lì)方程和輸出方程； （2）作激勵(lì) / 狀態(tài)轉(zhuǎn)換表； （3）畫初態(tài)Q1Q0=00時(shí)，輸入x為00001111時(shí)，Q1、Q0、Z的波形圖。 （4）說明電路功能。,激勵(lì)方程：,輸出方程：,功能：X=1，模4加1計(jì)數(shù)，計(jì)到11時(shí)產(chǎn)生循環(huán)進(jìn)位Z=1；X=0時(shí)，停止計(jì)數(shù)。,8. 畫出圖示同步時(shí)序電路初態(tài)Q3Q2Q1=001時(shí)的狀態(tài)轉(zhuǎn)換圖，分析自啟動特性。建立可自啟動的Verilog HDL模型。,000,,111,,從完全狀態(tài)轉(zhuǎn)換圖可以看到，當(dāng)電路處于無效狀態(tài)時(shí)，不能經(jīng)過有限個(gè)時(shí)鐘節(jié)拍

12、自動進(jìn)入到有效循環(huán)，故電路不能自啟動,module exam (clk, q) ; input clk ; output 3:1 q ; reg 3:1 q ; always (posedge clk) case (q) 3b001 : q<=3b100 ; 3b100 : q<=3b010 ; 3b010 : q<=3b001 ; default : q<=3b001 ; endcase endmodule,9. 分析74LS163構(gòu)成的電路功能。 （1）畫出上電清0后，電路的狀態(tài)轉(zhuǎn)換序列； （2）說明電路功能。,Q3Q2Q1Q0 0000 0001 0010 0

13、011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從0到11的模12計(jì)數(shù)器,,10. 分析啟動清零后B3B2B1B0的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。,,功能：4位格雷碼加1計(jì)數(shù)器,11. 分析圖示電路的邏輯功能，并畫出F的波形圖。,狀態(tài)變換序列：QD QC QB QA,F = QD，12個(gè)CP脈沖，F(xiàn)輸出1個(gè)脈沖，占空比50%。所以，該電路是一個(gè)對CP進(jìn)行12分頻的電路。,12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立Verilog HDL 模型。,0000 1110 1101 1011 0111,功能：4位左循環(huán)一個(gè)0,

14、module xuhuan_0_l(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case (q) 4b1110: q<=4b1101 ; 4b1101: q<=4b1011 ; 4b1 011: q<=4b0111 ; 4b0111: q<=4b1110 ; default : q<=8b1110 ; endcase endmodule,13. 根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說明電路功能并建立Verilog HDL模型。,0000 0001 0,0001

15、 0010 0,0010 0011 0,0100 1011 0,0011 0100 0,1011 1100 0,1100 1101 0,1101 1110 0,1110 1111 0,1111 0000 1,module counter2421 (clk,q,z); input clk; output z; output 4:1 q; assign z=(q==4b1111)?1:0; always(posedge clk) case(q) 4b0000:q<=4b0001; 4b000

16、1:q<=4b0010; 4b0010:q<=4b0011; 4b0011:q<=4b0100; 4b0100:q<=4b1011; 4b1011:q<=4b1100; 4b1100:q<=4b1101; 4b1101:q<=4b1110; 4b1110:q<=4b1111; 4b1111:q<=4b0000; default:q<=4b0000; endcase endmodule,功能：2421碼加1計(jì)數(shù)器,四、設(shè)計(jì)題,1. 根據(jù)給定電路，建立其Verilog HDL門及描述模型。（10分）,module design1(A,B,C,D,F1,F2,F3); input A,B,C,D

17、; output F1,F2,F3; wire W1,W2,W3; xor X1(W1,A,B), X2(W2,C,D), X3(F3,W1,W2); and A1(W3,A,B,C,D); nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3); endmodule,W1,W2,W3,X1,X2,X3,ON1,ON2,A1,2. 用Verilog HDL描述滿足下列要求的38譯碼器：（10分） （1）一個(gè)低有效使能端； （2）譯碼輸出高有效。,module design2(n_en,code,dataout); input n_en; input 3:1 co

18、de; output 8:1 dataout; reg 8:1 dataout; always(n_en or code) begin if(!n_en) dataout=8b0000_0000; else case(code) 3b000:dataout=8b0000_0001; 3b001:dataout=8b0000_0010; 3b010:dataout=8b0000_0100; 3b011:dataout=8b0000_1000; 3b100:dataout=8b0001_0000; 3b101:dataout=8b0010_0000; 3b110:dat

19、aout=8b0100_0000; 3b111:dataout=8b1000_0000; default:dataout=8b0000_0000; endcase end endmodule,3. 用Verilog HDL描述一個(gè)高有效使能的8位四選一。要求先畫出模塊框圖， 再進(jìn)行描述。（8分）,,en,sel1:0,d07:0,f7:0,d17:0,d27:0,d37:0,參考答案： module mux_4_1(en,d0,d1,d2,d3,sel,f); input 7:0 d0,d1,d2,d3; input en; input 1:0 sel; output 7:0 f; r

20、eg 7:0 f; always(en or d0 or d1or d2 or d3 or sel) if(en) case(sel) 2b00: f=d0; 2b01: f=d1; 2b10: f=d2; 2b11: f=d3; default:f=8b00000000; endcase else f=8b00000000; endmodule,4. 用Verilog HDL描述一個(gè)代碼轉(zhuǎn)換電路，要求如下：（8分） （1）電路輸入為8421碼，電路輸出為2421碼； （2）電路具有一個(gè)高有效使能端； （3）電路有一個(gè)輸出標(biāo)志，當(dāng)使能無效或輸入偽碼時(shí)，該標(biāo)志為1；否則為0。,參考答案： mo

21、dule CT (en,codein,codeout,oe); input 3:0 codein; input en; output 3:0 codeout; output oe; reg 3:0 codeout; reg oe; always(en or codein) if(en) begin if((codein=4b0000) end endmodule,5. 用Verilog HDL描述一個(gè)8位數(shù)據(jù)并行傳輸時(shí)，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。（5分）,6. 用Verilog HDL描述一個(gè)具有低有效異步置位、異步清零的上升沿JK觸發(fā)器。（6分）,module oddcheck(data

22、,check); input 8:1 data; output check; assign check=(data); endmodule,module JKff_2(clk,n_clr,n_set,j,k,q) ; input clk, n_clr, n_set, j, k ; output q ; reg q ; always (posedge clk or negedge n_clr or negedge n_set) if (n_clr==0) q<=0 ; else if (n_set==0) q<=1 ; else case ( j,k ) 2b00

23、: q<=q ; 2b01 : q<=0 ; 2b10 : q<=1 ; 2b11 : q<=q ; endcase endmodule,7. 用Verilog HDL描述一個(gè)具有高有效同步置位、同步清零的下升沿D觸發(fā)器。（5分）,module Dff_1(clk,clr,set,d,q) ; input clk, clr, set, d ; output q ; reg q ; always (negedge clk ) if (clr==1) q<=0 ; else if (set==1) q<=1 ; else q

24、<=d ; endmodule,8. 用Verilog HDL描述一個(gè)滿足下列要求的計(jì)數(shù)器。（10分） （1）下降沿（047）10 加1計(jì)數(shù)； （2）電路具有一個(gè)低有效的異步清零端； （3）電路具有一個(gè)高有效的計(jì)數(shù)使能端； （4）電路具有一個(gè)高有效的循環(huán)進(jìn)位（RCO）輸出端。,module counter (clrn, clk,en, qout, rco) ; input clrn, clk, en; output 5:0 qout ; output rco ; reg 5:0 qout ; always ( posedge clk or negedge clrn ) begin if

25、( clrn ) qout <= 0 ; else if ( en==1 ) begin if( qout<47) qout <= qout+1 ; else qout<=0; end else qout <= qout ; end assign rco = ( qout==47 endmodule,9. 用Verilog HDL描述一個(gè)余3碼可逆計(jì)數(shù)器。當(dāng)x=0時(shí)，加1計(jì)數(shù)；當(dāng)x=1時(shí)， 減1計(jì)數(shù)。（8分）,moduel counter (clk, x, q) ; input clk, up ; ou

26、tput 4:1 q ; reg 4:1 q ; always (posedge clk) begin if (x==0) begin if((q=4b0011) end end endmodule,10. 用Verilog HDL描述一個(gè)左移循環(huán)一個(gè)“0”的4位環(huán)形計(jì)數(shù)器。要求先畫出能自啟 動的狀態(tài)圖，再進(jìn)行描述。（10分）,q3:0 1110 1101 1011 0111,module xuhuan_0_l(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk)

27、 case (q) 4b1110: q<=4b1101 ; 4b1101: q<=4b1011 ; 4b1 011: q<=4b0111 ; 4b0111: q<=4b1110 ; default : q<=8b1110 ; endcase endmodule,其它,11. 用Verilog HDL描述一個(gè)4位右移扭環(huán)形計(jì)數(shù)器。要求先畫出能自啟 動的狀態(tài)圖，再進(jìn)行描述。（10分）,module niu_4(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case(q)

28、 4b0000:q<=4b1000; 4b1000:q<=4b1100; 4b1100:q<=4b1110; 4b1110:q<=4b1111; 4b1111:q<=4b0111; 4b0111:q<=4b0011; 4b0011:q<=4b0001; 4b0001:q<=4b0000; default: q<=4b0000; endcase endmodule,q3:0 0000 1000 1100 1110 1111 0111 0011 0001,其它,12. 畫出“011”序列檢測器的原始狀態(tài)圖，再用Verilog HDL建模。（10分）,A,C,B,,,0 / 0,1

29、 / 0,1 / 1,,1 / 0,,0 / 0,0 / 0,module test_011 (x,clk,z); parameter A=2B00, B=4B01, C=4B11; input x,clk ; output z ; reg z ; reg 2:1 now,next ; always (posedge clk) now<=next ; always (x or now) case (now) A : if (x==0) z,next=0,B; else z,next=0,A; B : if (x==1) z,next=0,C; else z

30、,next=0,B; C : if (x==1) z,next=1,A; else z,next=0,B; default : z,next=0,A; endcase endmodule,13. 建立8421碼轉(zhuǎn)換成余3碼的真值表，寫出4個(gè)表達(dá)式，建立Verilog HDL數(shù)據(jù)流 模型。（10分）,module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0); input X3,X2,X1,X0 ; output Y3,Y2,Y1,Y0; assign Y3=X3|X2 endmodule,14. 用Verilog HDL描述一個(gè)42優(yōu)先權(quán)編碼器。（8

31、分） （1）電路具有一個(gè)低有效使能端； （2）電路具有一個(gè)編碼輸出有效標(biāo)志。,module encoder_4_2(n_en,a,b,c,d,codeout,flag); input a,b,c,d; input n_en; output 2:1 codeout; output flag; reg 2:1 codeout; reg flag; always(n_en or a or b or c or d) if(n_en) if(a==0) flag,codeout=3b1_11; else if (b==0) flag,codeout=3b1_10; else if (c==0)

32、flag,codeout=3b1_01; else if (d==0) flag,codeout=3b1_00; else flag,codeout=3b0_00; else flag,codeout=3b0_00; endmodule,15. 設(shè)計(jì)一個(gè)串行輸入，8位受控輸出的右移移位寄存器。 （10分） 下列三種設(shè)計(jì)方法任選一種。 方法一：用上升沿D 觸發(fā)器和邏輯門設(shè)計(jì)，畫出電路圖； 方法二：用74LS194和邏輯門設(shè)計(jì)，畫出電路圖； 方法三：用Verilog HDL描述。,由題意得：,則（1）D觸發(fā)器實(shí)現(xiàn),則（2）194實(shí)現(xiàn),module shift_r (data,clk,RD,out); input data,clk,RD ; output 8:1 out; reg 8:1 q; assign out=(RD==1?)q:0; always(posedge clk) begin q1; q8<=data; end endmodule,則（3）Verilog實(shí)現(xiàn),