《《數(shù)字邏輯》自測(cè)題謎底.ppt》由會(huì)員分享，可在線閱讀，更多相關(guān)《《數(shù)字邏輯》自測(cè)題謎底.ppt（41頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、數(shù)字邏輯總復(fù)習(xí)測(cè)試題參考答案,一、填空題（每空2分）,1. （88.125）10 =（ 1011000.001）2 =（130.1 ）8 =（58.2 ）16,2. 已知 x補(bǔ)=10110011 ，求 x原= 11001101 ，x反= 10110010 ，真值x= -1001101 。,3. 已知x補(bǔ)=10000000 ，則真值 x= -10000000 。,4. 已知真值x = 10010，求8位字長(zhǎng)時(shí)， x原 = 00010010 、x反= 00010010 、x補(bǔ)= 00010010 。,澇涪兢陵霜押聳奏澄芒暢臥梭擋猜袖殖瘤烘犁瑣曬善亨彥蒸臭慰相轎臃涂數(shù)字邏輯自測(cè)題答

2、案數(shù)字邏輯自測(cè)題答案,8. 已知 運(yùn)用規(guī)則，求F= ， = 。,6. 已知 ，則它的或與式為 。,7. 當(dāng)采用奇校驗(yàn)時(shí)，若校驗(yàn)位是1，則信息碼中應(yīng)有 偶數(shù) 個(gè)1。,,9. 已知 則,10. 已知 F=m3(0,1,4,5)，則,,,,,,滑夾拽諒叉講灤曰韌究麗顴蓮簇盔沂肪中寵疏回新曝一桅儀悠耘梅摻振之?dāng)?shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,二. 簡(jiǎn)答題（每題5分）,1. 已知F(a,b,c) =M (1,2,4,5)，G(a,b,c)=m(0,3,6,7) 則 F G = m3( 0，3

3、，6，7 ) F + G = M3( 1，2，4，5 ) F G = 0 。,2. 根據(jù)組合電路輸入a、b和組合電路輸出 f 的波形，列真值表并寫(xiě)出 f (a,b)的邏輯 表達(dá)式。,3. 畫(huà)出“0110”（不可重）序列檢測(cè)器的Mealy型原始狀態(tài)圖。,0 0 1,0 1 0,1 0 0,1 1 1,A,B,C,D,,,,,0 / 0,1/ 0,1 / 0,0 / 1,輸入/ 輸出,,1 / 0,,0 / 0,1 / 0,1/ 0,,,,吁愛(ài)湃否胸鱉澈釀癸牙菜臍雷榜穗腥舌棉清衛(wèi)堯然京歡痰瑟敗成降旺懶盯數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,5. 根據(jù)給定的Moore型狀態(tài)表畫(huà)出

4、狀態(tài)圖。,S(t+1),6. 將下列Mealy型序列檢測(cè)器的原始狀態(tài)圖補(bǔ)充完整。,A,B,C,D,,,,,0 / 0,1/ 0,0 / 0,0 / 1,輸入/ 輸出,檢測(cè)序列為 0100 。,A/0,D/1,C/0,B/0,0,1,1,1,1,0,0,0,,1 / 0,,0/ 0,1/ 0,1/ 0,污啡向貉承樓押輛魂堤朵饋釬濟(jì)詛找奄膩域琉脂把釘千仙售糕姚賦宴契偶數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,7. 填寫(xiě)下列邏輯函數(shù)的卡諾圖并求最簡(jiǎn)與或式和最簡(jiǎn)或與式。,8. 利用卡諾圖判斷下列邏輯函數(shù)對(duì)應(yīng)的電路是否存在邏輯險(xiǎn)象。,是否存在邏輯險(xiǎn)象： 是 。,若存在邏輯險(xiǎn)象，應(yīng)添加的冗余項(xiàng)為

5、 。,,,,,,,,,,,,,,,,氣阜毋廊交模唆顏路普到籍退勉貶滬儒斬崖績(jī)胺擊鳳糾競(jìng)瘓禁逗圈木鎬哭數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,9. 畫(huà)出下列同步時(shí)序電路Q1Q0初態(tài)為00時(shí)的波形圖并說(shuō)明電路功能。,Q1 Q0,電路實(shí)現(xiàn)的邏輯功能為 四位二進(jìn)制加1計(jì)數(shù)器 。,10. 填寫(xiě)下列同步時(shí)序電路的狀態(tài)轉(zhuǎn)換表。,0 0 0 0,1 0 0 0,1 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,0 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,茲傈召酮瘴捧捌

6、矚嘲介奎蛙凄乳引詠眼甄瑯胯挪撅攔勾促工沮孩屜闌柞胡數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,11. 用隱含表法化簡(jiǎn)給定的同步時(shí)序電路原始狀態(tài)表，生成最小狀態(tài)表。,,A B C D E,0 1,S(t),S(t+1) / z(t),x,原始狀態(tài)表,12. 已知某組合電路的輸出表達(dá)式為 ，用Verilog HDL的數(shù)據(jù)流描述方式建模。,module M1(a,b,c,F); input a,b,c; output F; assign F=(a endmodule,雀逼貿(mào)免縣勾弱婦廊矢物斬決臂轉(zhuǎn)縣杖貢葛亡從宏喀漓譬抑弧擱柬敝雕銻數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,13.

7、已知邏輯函數(shù)F、G的卡諾圖，填寫(xiě)Y=FG的卡諾圖，并求Y的最簡(jiǎn)與非式。,F,G,Y=FG,Y最簡(jiǎn)與非式=,14. 用卡諾圖法判斷下列電路是否存在邏輯險(xiǎn)象。,有邏輯險(xiǎn)象？ 有 。,,,,,,休翰圣醋髓刀鉗呀梅蟬捍鑒柑移邪喂沿晝隙狄墜友獄釩皺出徐蕾嚼執(zhí)楓我數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,15. 根據(jù)給定的波形，畫(huà)出高有效使能D鎖存器和上升沿D觸發(fā)器初態(tài)均為0時(shí)的輸出波形。,16. 畫(huà)出具有循環(huán)進(jìn)位的余3碼加1計(jì)數(shù)器的Moore型狀態(tài)圖。,,,,,,,,,,,,,,,,,0011/0,0100/0,1100/1,1011/0,1010/0,1001/0,1000/0,0111/0,011

8、0/0,0101/0,其它/0,膀傀藩墓匆渣誡卜橫哩綢攏睹撈瑚交穆摹淺最疙蝦郵河烘招會(huì)憐濫楊衰安數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,17. 由74LS138譯碼器及邏輯門(mén)構(gòu)成的組合邏輯電路如下，其中輸入信號(hào)A7A0 為地址變量。試填寫(xiě)表格。,奮曼互失陶液膊典丑費(fèi)纂組月瘸景釩洶徹紙旱豺襄馴吹公晚椅嘎賒纏撂逃數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,三、綜合分析題（每題8分）,1. 分析74LS138譯碼器和邏輯門(mén)構(gòu)成的邏輯電路的功能。,（1）寫(xiě)出 F（X,Y,Z）和 G（X,Y,Z）的邏輯表達(dá)式； （2）給出真值表； （3）分析電路功能。,（1）,（2）,（3）功能：全減器，其中，X：被減數(shù)

9、 Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位,鋸率打完賽蓮焙足號(hào)止撩伎冷刪豪烏豆經(jīng)踢襯菌膚豹鉸式師乃逮慨逼股嘔數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,2. 分析數(shù)據(jù)選擇器74LS151構(gòu)成的邏輯電路功能。 （1）寫(xiě)出邏輯表達(dá)式； （2）說(shuō)明電路功能； （3）用Verilog HDL描述電路功能。,（1）,（2）功能：三變量一致檢測(cè)電路,（3）module same(A,B,C,F); input A,B,C; output F; reg F; always (A or

10、 B or C) if((A==B) endmodule,（3）module same(A,B,C,F); input A,B,C; output F; assign F=A endmodule,鳳臻擇必恢油肚瘓亢豎輸翠德妥赦跌厲舜對(duì)另憨硒棲腰憶胞獻(xiàn)任潭燒刺重?cái)?shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,3. 分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的Verilog HDL模型。,解：Y3Y2Y1Y0=X3X2X1X0+0WW0,W=X3+X2X1+X2X0,結(jié)論： 將8421碼轉(zhuǎn)換為2421碼,聾哺臺(tái)訛佯酥直緞盆眺瞬訛即螟澤隧當(dāng)呢親宏票跌豫旁鉑甭亭愿械昭嵌扎數(shù)字邏

11、輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,凋靈首怔鎳拘捕展所譯依博汗下涉房罕膝如椅閥鴦伺紛燴艷粳錯(cuò)狹娜現(xiàn)借數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,4. 分析給定組合電路。 （1）寫(xiě)出輸出表達(dá)式； （2）列真值表并說(shuō)明電路的綜合功能； （3）建Verilog HDL模型。,s2=x3x2x1 s1=x3 x2 +(x3 x2) x1,功能： 若將x3、x2作為兩個(gè)加數(shù)，x1作為低端進(jìn)位，則電路實(shí)現(xiàn)全加器的功能，s2是本地和的輸出，s1是向上進(jìn)位輸出。,Verilog 模型： module CT (x3,x2,x1,s2,s1); input x3,x2,x1; output s2,s1; assign s1

12、,s2=x3+x2+x1; endmodule,停貴留束財(cái)情霉荔泊纏雜之顫焊核塑桐草悼燈賓軀趴家折咀鈉汛搏型善授數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,5. 分析電路，填寫(xiě)表格，建Verilog HDL模型。,Verilog 模型： module select (a,b,s1,s0,F); input a,b,s1,s0; output F; assign F=s1 endmodule,帖逼擱玩尺印幀孺懾架倡戳柜扦霓誣裹赫擊槳盂蔑娘害忙仰長(zhǎng)呢厭讀封溉數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,6. 狀態(tài)圖如（a）所示，請(qǐng)將次態(tài)/輸出填在（b）表中。若狀態(tài)分配方案為：A、B、C、D分別對(duì)應(yīng)Q1Q0的取值

13、00、01、10、11，請(qǐng)將分配后的編碼填在（c）表中。當(dāng)X=0時(shí)，它的功能是 兩位二進(jìn)制加1計(jì)數(shù)器 ，當(dāng)X=1時(shí)，它的功能是 兩位二進(jìn)制減1計(jì)數(shù)器 。,A,B,C,D,,,X / Z,庸宵庭齡喇屯然啞紉盤(pán)瘍挪邏騰錫妝困嶄埠際全涅互滓諺娃惰扦特抹金秩數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,7. 分析圖示同步時(shí)序電路。（10分） （1）寫(xiě)出激勵(lì)方程和輸出方程； （2）作激勵(lì) / 狀態(tài)轉(zhuǎn)換表； （3）畫(huà)初態(tài)Q1Q0=00時(shí)，輸入x為00001111時(shí)，Q1、Q0、Z的波形圖。 （4）說(shuō)明電路功能。,激勵(lì)方程：,輸出方程：,功能：X=1，模4加1計(jì)數(shù)，計(jì)到11時(shí)產(chǎn)生循環(huán)進(jìn)位Z

14、=1；X=0時(shí)，停止計(jì)數(shù)。,墩蒼截嚼釜唁沮憂稅巍估陛閩磐味撮訂湘濁腹榔力澤霜爽堪鋤額派采彬渠數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,8. 畫(huà)出圖示同步時(shí)序電路初態(tài)Q3Q2Q1=001時(shí)的狀態(tài)轉(zhuǎn)換圖，分析自啟動(dòng)特性。建立可自啟動(dòng)的Verilog HDL模型。,000,,111,,從完全狀態(tài)轉(zhuǎn)換圖可以看到，當(dāng)電路處于無(wú)效狀態(tài)時(shí)，不能經(jīng)過(guò)有限個(gè)時(shí)鐘節(jié)拍自動(dòng)進(jìn)入到有效循環(huán)，故電路不能自啟動(dòng),module exam (clk, q) ; input clk ; output 3:1 q ; reg 3:1 q ; always (posedge clk) case (q) 3b001 : q<=

15、3b100 ; 3b100 : q<=3b010 ; 3b010 : q<=3b001 ; default : q<=3b001 ; endcase endmodule,專乒詢涼障丘欲唾顧憲邀順扎岡倦剛惺愁既河誰(shuí)缸究照送墳鋤盯棵襟煮盈數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,9. 分析74LS163構(gòu)成的電路功能。 （1）畫(huà)出上電清0后，電路的狀態(tài)轉(zhuǎn)換序列； （2）說(shuō)明電路功能。,Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從0到11的模12計(jì)數(shù)器,,唬碧遇混販這瞳奄拜音芹抿戶柳撐

16、瓊功渙煌穗放里疤夯佩醫(yī)剝七暖諷侶屜數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,10. 分析啟動(dòng)清零后B3B2B1B0的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。,尸騾形莢支檀篙翌席柯嘔蟹冪挾或柬授膚白忙兩靳宦脈宦熬置耗即赴稅邯數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,,功能：4位格雷碼加1計(jì)數(shù)器,熙咆曼械死盞鎮(zhèn)汁孵樣選醫(yī)屆旗拷竟哺放瘍驢彭邵隸撂龔詛嬌虹鋇館饋衙數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,11. 分析圖示電路的邏輯功能，并畫(huà)出F的波形圖。,狀態(tài)變換序列：QD QC QB QA,F = QD，12個(gè)CP脈沖，F(xiàn)輸出1個(gè)脈沖，占空比50%。所以，該電路是一個(gè)對(duì)CP進(jìn)行12分頻的電路。,謅奪首豢裂浚徑醫(yī)驚平鉀斟

17、茲節(jié)褥雜趾書(shū)隅相限屆輾寬菌喚掠蹦褪譚貫梯數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,12. 分析圖示電路，寫(xiě)出啟動(dòng)清玲后電路的狀態(tài)轉(zhuǎn)換序列，說(shuō)明功能并建立Verilog HDL 模型。,0000 1110 1101 1011 0111,功能：4位左循環(huán)一個(gè)0,module xuhuan_0_l(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case (q) 4b1110: q<=4b1101 ; 4b1101: q<=4b1011 ; 4b1 011: q<=4b0111 ; 4

18、b0111: q<=4b1110 ; default : q<=8b1110 ; endcase endmodule,瑞博篇磊儉泥宮戌慘哼餒成辜筆蒼倆浙法坊焊胚自澳第生楓隸礎(chǔ)污液顫崎數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,13. 根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說(shuō)明電路功能并建立Verilog HDL模型。,0000 0001 0,0001 0010 0,0010 0011 0,0100 1011 0,0011 0100 0,1011 1100 0,1100 1101 0,1101 1110 0,

19、1110 1111 0,1111 0000 1,module counter2421 (clk,q,z); input clk; output z; output 4:1 q; assign z=(q==4b1111)?1:0; always(posedge clk) case(q) 4b0000:q<=4b0001; 4b0001:q<=4b0010; 4b0010:q<=4b0011; 4b0011:q<=4b0100; 4b0100:q<=4b1011; 4b1011:q<=4b1100; 4b1100:q<=4b1101; 4b1101:q<=4b1110;

20、4b1110:q<=4b1111; 4b1111:q<=4b0000; default:q<=4b0000; endcase endmodule,功能：2421碼加1計(jì)數(shù)器,潦陀珍崎孩雕刃禮度歇懼屬淺頰例吩創(chuàng)底少索殼寥怨抗涪摧短夸橡皺愧凈數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,四、設(shè)計(jì)題,1. 根據(jù)給定電路，建立其Verilog HDL門(mén)及描述模型。（10分）,module design1(A,B,C,D,F1,F2,F3); input A,B,C,D; output F1,F2,F3; wire W1,W2,W3; xor X1(W1,A,B), X2(W2,C,D), X3(F

21、3,W1,W2); and A1(W3,A,B,C,D); nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3); endmodule,W1,W2,W3,X1,X2,X3,ON1,ON2,A1,沿吻攫岡汪廳歡摯嘯廄乙寇星想豎拿帛強(qiáng)獰勇現(xiàn)曰蛻獵臆悅戍瀾斧軀踩噪數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,2. 用Verilog HDL描述滿足下列要求的38譯碼器：（10分） （1）一個(gè)低有效使能端； （2）譯碼輸出高有效。,柯袁奢敘二冉嫂優(yōu)址寓碑太突雌盔寂詩(shī)云木遠(yuǎn)效高將爽復(fù)組皿畏伸棵那碌數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,3. 用Verilog HDL描述一個(gè)高有效使能的8位

22、四選一。要求先畫(huà)出模塊框圖， 再進(jìn)行描述。（8分）,,en,sel1:0,d07:0,f7:0,d17:0,d27:0,d37:0,碩裳廢疫解耕柵羨恰棟障雨竭豌找糖叁轉(zhuǎn)冒斟嬌碼遂稼辯窩菇翰今堆偉添數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,4. 用Verilog HDL描述一個(gè)代碼轉(zhuǎn)換電路，要求如下：（8分） （1）電路輸入為8421碼，電路輸出為2421碼； （2）電路具有一個(gè)高有效使能端； （3）電路有一個(gè)輸出標(biāo)志，當(dāng)使能無(wú)效或輸入偽碼時(shí)，該標(biāo)志為1；否則為0。,詛絕策凳菜眼暴叢經(jīng)瞬尾督屜羨灼直絨恤聊潑壤陵棉斗哇鈍糜察圈腹右賃數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,5. 用Verilog HDL

23、描述一個(gè)8位數(shù)據(jù)并行傳輸時(shí)，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。（5分）,6. 用Verilog HDL描述一個(gè)具有低有效異步置位、異步清零的上升沿JK觸發(fā)器。（6分）,module oddcheck(data,check); input 8:1 data; output check; assign check=(data); endmodule,冪懊壞袋薔僑團(tuán)學(xué)捎幽郝甩取耗都貓嶼堿呻沼牟北周捕鞏閃騷楷蛀位斟屑數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,7. 用Verilog HDL描述一個(gè)具有高有效同步置位、同步清零的下升沿D觸發(fā)器。（5分）,module Dff_1(clk,clr,set,d,q)

24、; input clk, clr, set, d ; output q ; reg q ; always (negedge clk ) if (clr==1) q<=0 ; else if (set==1) q<=1 ; else q<=d ; endmodule,嚴(yán)霹楚琉橇咬家滁榨丹虱令啦余編頃跨教超斗穗渭縛猩譯錦情赦層鵬撮緒數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,8. 用Verilog HDL描述一個(gè)滿足下列要求的計(jì)數(shù)器。（10分） （1）下降沿（047）10 加1計(jì)數(shù)； （2）電路具有一個(gè)低有效的異步清零端； （3）電路具有一個(gè)高有效的計(jì)數(shù)使能端； （4）電路具有一個(gè)高有

25、效的循環(huán)進(jìn)位（RCO）輸出端。,惟酥奮宇遇津慨醛渴蟹解粉摧瑯槍帶誅奴煞茍?jiān)邪吡杷]呈泥腫鉛應(yīng)劣刮管數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,9. 用Verilog HDL描述一個(gè)余3碼可逆計(jì)數(shù)器。當(dāng)x=0時(shí)，加1計(jì)數(shù)；當(dāng)x=1時(shí)， 減1計(jì)數(shù)。（8分）,锨釉刃廉墳斤艘仿較集問(wèn)酌何缸香灼耗遙詣甲琢妹烘久藥稿法衣列滑或疚數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,10. 用Verilog HDL描述一個(gè)左移循環(huán)一個(gè)“0”的4位環(huán)形計(jì)數(shù)器。要求先畫(huà)出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。（10分）,q3:0 1110 1101 1011 0111,module xuhuan_0_l(clk, q) ; input

26、clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case (q) 4b1110: q<=4b1101 ; 4b1101: q<=4b1011 ; 4b1 011: q<=4b0111 ; 4b0111: q<=4b1110 ; default : q<=4b1110 ; endcase endmodule,其它,酋憑拾彌蜂鍍眾笛瘩題墓共男鍬虜滑啊狹頂蹄容盤(pán)醞李鵑叭掇拙誓挾騙楚數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,11. 用Verilog HDL描述一個(gè)4位右移扭環(huán)形計(jì)數(shù)器。要求先畫(huà)出能自啟 動(dòng)的狀

27、態(tài)圖，再進(jìn)行描述。（10分）,module niu_4(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case(q) 4b0000:q<=4b1000; 4b1000:q<=4b1100; 4b1100:q<=4b1110; 4b1110:q<=4b1111; 4b1111:q<=4b0111; 4b0111:q<=4b0011; 4b0011:q<=4b0001; 4b0001:q<=4b0000; default: q<=4b0000; endcase endmodule,q

28、3:0 0000 1000 1100 1110 1111 0111 0011 0001,其它,瀝窺央睛二瞅剃海撮鄒夫致筆歲拐低旁斌乘自歷喊偏若措彪燈姓常張粗沿?cái)?shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,12. 畫(huà)出“011”序列檢測(cè)器的原始狀態(tài)圖，再用Verilog HDL建模。（10分）,A,C,B,,,0 / 0,1 / 0,1 / 1,,1 / 0,,0 / 0,0 / 0,module test_011 (x,clk,z); parameter A=2B00, B=4B01, C=4B11; input x,clk ; output z ; reg z ; reg 2:1 now,n

29、ext ; always (posedge clk) now<=next ; always (x or now) case (now) A : if (x==0) z,next=0,B; else z,next=0,A; B : if (x==1) z,next=0,C; else z,next=0,B; C : if (x==1) z,next=1,A; else z,next=0,B; default : z,next=0,A; endcase endmodule,役及推轍锨憾入霄鴦聳穆籍濤惜刨民脆踐纖典移版蒂紙耿平優(yōu)承槐涼閏幢數(shù)字邏輯自測(cè)題答

30、案數(shù)字邏輯自測(cè)題答案,13. 建立8421碼轉(zhuǎn)換成余3碼的真值表，寫(xiě)出4個(gè)表達(dá)式，建立Verilog HDL數(shù)據(jù)流 模型。（10分）,module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0); input X3,X2,X1,X0 ; output Y3,Y2,Y1,Y0; assign Y3=X3|X2 endmodule,杖戴滅茨墅乾階艾畔蜒脖宙瓊哨綁逮侯秀茫釁穎慎消朵毒同辟佃撩竭費(fèi)娟數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,14. 用Verilog HDL描述一個(gè)42優(yōu)先權(quán)編碼器。（8分） （1）電路具有一個(gè)低有效使能端； （2）電路具有一個(gè)編碼輸出有效標(biāo)志。

31、,module encoder_4_2(n_en,a,b,c,d,codeout,flag); input a,b,c,d; input n_en; output 2:1 codeout; output flag; reg 2:1 codeout; reg flag; always(n_en or a or b or c or d) if(n_en) if(a==0) flag,codeout=3b1_11; else if (b==0) flag,codeout=3b1_10; else if (c==0) flag,codeout=3b1_01; else if (d==0)

32、 flag,codeout=3b1_00; else flag,codeout=3b0_00; else flag,codeout=3b0_00; endmodule,邑蜒轄上噬審鈕蟄束騾疊粥胎含攤紡旭駁竄振爍淪指古玲昂側(cè)沈缺繡毖閑數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,15. 設(shè)計(jì)一個(gè)串行輸入，8位受控輸出的右移移位寄存器。 （10分） 下列三種設(shè)計(jì)方法任選一種。 方法一：用上升沿D 觸發(fā)器和邏輯門(mén)設(shè)計(jì)，畫(huà)出電路圖； 方法二：用74LS194和邏輯門(mén)設(shè)計(jì)，畫(huà)出電路圖； 方法三：用Verilog HDL描述。,由題意得：,則（1）D觸發(fā)器實(shí)現(xiàn),構(gòu)尺揍濘字棒琶趟畜刷跌棘賦蛆械邪

33、蠻俱墩冷二惶疏焦侶轅驗(yàn)窘怔碼地逢數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,則（2）194實(shí)現(xiàn),務(wù)臨座還曼爺蜀濾依綠殲堅(jiān)痞未弛侵舷遂煎何廁蓑緣施芒偵存毛噴謗輔惡數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,module shift_r (data,clk,RD,out); input data,clk,RD ; output 8:1 out; reg 8:1 q; assign out=(RD==1?)q:0; always(posedge clk) begin q1; q8<=data; end endmodule,則（3）Verilog實(shí)現(xiàn),考警掇淡昌哭咨下淚泰歲璃白褐炭糊妙蜜蟻診與銅筋膽謅龐晶頓鴉地吭羚數(shù)字邏輯自測(cè)題答案數(shù)字邏輯自測(cè)題答案,