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1、硬件描述語(yǔ)言 第 12章 硬件描述語(yǔ)言 121 概述 122 VHDL語(yǔ)言的基本結(jié)構(gòu) 123 數(shù)據(jù)對(duì)象、數(shù)據(jù)類型和運(yùn)算操作符 124 仿真和邏輯綜合 125 VHDL基本邏輯電路設(shè)計(jì)舉例 本章小結(jié) 習(xí)題 12 返回主目錄 硬件描述語(yǔ)言 硬件描述語(yǔ)言 12.1 概述 在計(jì)算機(jī)輔助電子系統(tǒng)設(shè)計(jì)出現(xiàn)以前，人們完成系 統(tǒng)硬件的設(shè)計(jì)一直采用傳統(tǒng)的自下而上的方法，設(shè)計(jì)者 根據(jù)系統(tǒng)的具體需要，選擇市場(chǎng)上能買到的邏輯元器件， 構(gòu)成所需要的硬件電路，在設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試， 主要的設(shè)計(jì)文件是電原理圖。 硬件描述語(yǔ)言 隨著大規(guī)模專用集成電路 （ ASIC） 的開發(fā)和研制 ， 各 ASIC研制和生產(chǎn)廠家相繼開發(fā)

2、了用于各自目的的硬件 描述語(yǔ)言 。 其中最具代表性的是美國(guó)國(guó)防部開發(fā)的 VHDL語(yǔ)言 （ VHSIC Hardware Description Language） ， Viewlogic 公司開發(fā)的 Verilog HDL以及日本電子工業(yè)振 興協(xié)會(huì)開發(fā)的 UDL/I語(yǔ)言 。 硬件描述語(yǔ)言 所謂硬件描述語(yǔ)言 ， 就是可以描述硬件電路的功能 、 信號(hào)連接關(guān)系以及定時(shí)關(guān)系的語(yǔ)言 ， 它比電原理圖更能有 效地表示硬件電路的特性 。 利用 HDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件 ， 通常采用自上而下的方法 ， 即從系統(tǒng)總體要求出發(fā) ， 自上 而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化 ， 硬件描述語(yǔ)言 最后完成系統(tǒng)硬件的整體設(shè)計(jì) 。 在

3、設(shè)計(jì)過(guò)程中 ， 設(shè) 計(jì)者分 3個(gè)層次對(duì)系統(tǒng)硬件進(jìn)行設(shè)計(jì)：行為描述 、 寄存器 傳輸 （ RTL） 方式描述和邏輯綜合 ， 并且在每一層次都要 進(jìn)行仿真 ， 以便盡早發(fā)現(xiàn)問(wèn)題 。 設(shè)計(jì)過(guò)程如圖 12.1所示 。 硬件描述語(yǔ)言 圖 12.1 HDL 硬件過(guò)程框圖 規(guī)格設(shè)計(jì) 行為級(jí)描述 行為級(jí)仿真 R T L 級(jí)描述 R T L 級(jí)仿真 邏輯綜合、優(yōu)化 門級(jí)仿真、定時(shí)檢查 輸出門級(jí)網(wǎng)絡(luò)表 硬件描述語(yǔ)言 設(shè)計(jì)者不會(huì)受到元器件的限制 ， 可根據(jù)設(shè)計(jì)需要大 量采用 ASIC芯片 。 采用 HDL語(yǔ)言設(shè)計(jì)硬件電路時(shí) ， 主要 的設(shè)計(jì)文件是用 HDL語(yǔ)言編寫的源程序 ， 如果需要也可 以轉(zhuǎn)換成電原理圖形式輸出

4、 。 硬件描述語(yǔ)言 當(dāng)前各 ASIC芯片制造商都開發(fā)了自己的 HDL語(yǔ)言 ， 惟一被公認(rèn)的是美國(guó)國(guó)防部的 VHDL語(yǔ)言 ， 它已成為 IEEE STD-1076標(biāo)準(zhǔn) 。 VHDL有許多優(yōu)點(diǎn) ， 它支持自上而 下 （ Top Down） 和基于庫(kù) （ Library Based） 的設(shè)計(jì)方 法 ， 而且還支持同步電路 、 異步電路 、 FPGA以及其他隨 機(jī)電路的設(shè)計(jì)；系統(tǒng)硬件的描述能力強(qiáng)； 用 VHDL編程 可以和工藝無(wú)關(guān)等 。 本章簡(jiǎn)要介紹 VHDL語(yǔ)言的一些基 本知識(shí) ， 旨在讓讀者了解 VHDL。 硬件描述語(yǔ)言 122 VHDL語(yǔ)言的基本結(jié)構(gòu) 1221 語(yǔ)言設(shè)計(jì)的基本單元及其構(gòu)成 122

5、2 VHDL構(gòu)造體的描述方式 1223 包集合、庫(kù)及配置 硬件描述語(yǔ)言 12.2 VHDL 一個(gè)完整的 VHDL程序通常包含實(shí)體 （ Entity） 、 構(gòu)造 體 （ Architecture） 、 配置 (Configuration)、 包集合 (Package)和 庫(kù) （ Library） 5個(gè)部分 。 前 4種是可分別編譯的源設(shè)計(jì)單元 ， 庫(kù)可由用戶生成或由 ASIC芯片制造商提供 。 硬件描述語(yǔ)言 12.2.1 VHDL語(yǔ)言設(shè)計(jì)的基本單元及其構(gòu)成 VHDL語(yǔ)言的一個(gè)基本設(shè)計(jì)單元 ， 簡(jiǎn)單的可以是一個(gè) 與門 ， 復(fù)雜的可以是一個(gè)微處理器或一個(gè)系統(tǒng) 。 但是 ， 其 基本構(gòu)成是一致的 ，

6、它們都由實(shí)體和構(gòu)造體兩部分組成 。 首先我們來(lái)看一個(gè)例子 。 圖 12. 2是二選一電路及其 VHDL 描述 。 圖 12.2 二選一電路及其 VHDL描述 d0 d1 s e l q Q: OUT BIT); END mux； ARCHITECTURE connect OF mux IS SIGNAL tmp: BIT 硬件描述語(yǔ)言 BEGIN cale: PROCESS(d0, d1, sel) VARIABLE tmp1, tmp2, tmp3: BIT; BEGIN tmp1:=d0 AND sel; tmp2:=d1 AND (NOT sel); tmp1:=tmp1 OR tmp2

7、; tmp=tmp3; q=tmp AFTER m; END PROCESS; END connect; 硬件描述語(yǔ)言 1. 實(shí)體 （ ENTITY） 實(shí)體部分主要規(guī)定了設(shè)計(jì)單元的輸入和輸出或引腳 . ENTITY 實(shí)體名 IS GENERIC（ 類屬參數(shù)說(shuō)明 ） ； PORT（ 端口說(shuō)明 ） ； END 實(shí)體名； 屬參數(shù)說(shuō)明表示設(shè)計(jì)單元的默認(rèn)類屬參數(shù)值 ， 例如規(guī) 定端口的大小 、 實(shí)體的定時(shí)特性等 。 例如上述程序中的 GENERIC(m: TIME: =1ns)， 指定了構(gòu)造體內(nèi) m的值為 1 ns。 端口說(shuō)明是對(duì)基本設(shè)計(jì)實(shí)體與外部接口的描述 ， 即對(duì)外部 引腳信號(hào)的名稱 、 數(shù)據(jù)類型和

8、輸入輸出方向的描述 。 其一 硬件描述語(yǔ)言 PORT（ 端口名： 方向 數(shù)據(jù)類型名； 端口名： 方向 數(shù)據(jù)類型名 ） ； 端口方向主要有 4種：輸入 （ IN） 、 輸出 （ OUT） 、 緩沖 （ BUFFER） 和雙向 （ INOUT） 。 數(shù)據(jù)類型主要有布爾型 （ BOOLEAN） 、 位 （ BIT） 位矢量 （ BIT -VECTOR） 、 整數(shù) （ INTEGER） 等 。 有 些 VHDL程序中 ， 數(shù)據(jù)類型的說(shuō)明符號(hào)有所不同 ， LIBRARY IEEE USE IEEE.STD -LOGIC -1164.ALL; ENTITY mu IS PORT(d0, d1, sel:

9、IN STD -LOGIC; Q: OUT STD -LOGIC); END mu; 硬件描述語(yǔ)言 該例中 ， BIT類型用 STD -LOGIC說(shuō)明 ， 這兩種方 法是完全等效的 。 只是使用了不同的庫(kù)和包集合 ， 例如 上列程序的前兩個(gè)語(yǔ)句 。 2. 構(gòu)造體 構(gòu)造體主要用來(lái)描述實(shí)體的內(nèi)部邏輯 ， 即描述一個(gè) 實(shí)體的功能 。 ARCHITECTURE 構(gòu)造體名 OF 實(shí)體名 IS 定義說(shuō)明 ； BEGIN 語(yǔ)句部分 ； END 構(gòu)造體名； VHDL可用 3種描述格式來(lái)完成構(gòu)造體， 下面將分別介紹。 硬件描述語(yǔ)言 12.2.2 構(gòu)造體的描述方式 對(duì)系統(tǒng)的構(gòu)造體進(jìn)行描述 ， VHDL允許采用 3

10、種不同 風(fēng)格的描述格式來(lái)完成 ， 即行為描述 、 數(shù)據(jù)流 RTL（ 或寄 存器傳輸 ） 描述和結(jié)構(gòu)描述方式 ， 或者是這些方式的任 意組合 。 在當(dāng)前的情況下 ， 采用后兩種方式的 VHDL程 序可以進(jìn)行邏輯綜合 ， 而采用行為描述的 VHDL程序大部 分只用于系統(tǒng)仿真 。 硬件描述語(yǔ)言 1. 行為描述方式 （ Behavioral Descriptions） 所謂行為描述 ， 是指描述該設(shè)計(jì)單元的功能 ， 即該 硬件能做什么 ， 主要使用函數(shù) 、 過(guò)程和進(jìn)程語(yǔ)句 ， 以算 法形式描述數(shù)據(jù)的變換和傳送 。 以四選一電路為例： LIBRARY IEEE; 說(shuō)明使用 IEEE庫(kù) USE IEEE.

11、STD-LOGIC-1164.ALL; 說(shuō)明使用 IEEE庫(kù)中 “ STD -LOGIC -1164” USE IEEE.STD-LOGIC-UNSIGNED.ALL; 和 “ STD -LOGIC -UNSIGNED” 包集合 ENTITY mux4 IS 定義實(shí)體 mux4, 說(shuō)明端口 i0, i1, i2, i3, 硬件描述語(yǔ)言 PORT(i0, i1, i2, i3, a, b: IN STD -LOGIC; a,b為輸 入 ， q為輸出 q: OUT STD -LOGIC); END mux4; 實(shí)體 mux4結(jié)束 ARCHITECTURE behave OF mux4 IS 定義構(gòu)

12、造 體 behave SIGNAL sel: INTEGER; 定義信號(hào) sel BEGIN WITH sel SELECT 用選擇信號(hào)代入語(yǔ)句描 q= i0 WHEN 0, 例如： 當(dāng) ab為 00時(shí) ， sel為 0 i1 WHEN 1, 此時(shí)輸出 q為 i0, 其余類推 硬件描述語(yǔ)言 i2 WHEN 2, i3 WHEN 3, XWHEN OTHERS; sel= 0 WHEN a=0AND b=0ELSE 1 WHEN a=1AND b=0ELSE 2 WHEN a=0AND b=1ELSE 3 WHEN a=1AND b=1ELSE 4; END behave; 硬件描述語(yǔ)言 2.

13、數(shù)據(jù)流 RTL 所謂數(shù)據(jù)流描述 ， 是指以類似于寄存器傳輸級(jí)的方 式描述數(shù)據(jù)的傳輸和變換 ， 主要使用并行的信號(hào)賦值語(yǔ) 句 ， 既顯示了該設(shè)計(jì)單元的行為 ， 也表示了該設(shè)計(jì)單元 的結(jié)構(gòu) 。 為說(shuō)明這一點(diǎn) ， 我們?nèi)杂盟倪x一電路為例 ， 用 數(shù)據(jù)流描述其功能 。 例如 ， LIBRARY IEEE; USE IEEE.STD -LOGIC -1164.ALL; USE IEEE.STD -LOGIC -UNSIGNED.ALL; ENTITY mux4 IS 硬件描述語(yǔ)言 PORT(input:INSTD-LOGIC-VECTOR(3DOWNTO 0); 端口說(shuō)明 ， 定義輸入和輸出 sel:

14、IN STD-LOGIC-VECTOR (1 DOWNTO 0); 信號(hào) y: OUT STD -LOGIC); END mux4; ARCHITECTURE rtl OF mux4 IS 定義構(gòu)造體 rtl BEGIN yset, b=qb, c=q); u2: NAND2 PORT MAP(a=reset, b=q, c=qb); END netlist; ARCHITECTURE behave OF rsff IS 行為描述 BEGIN q=NOT(qb AND set); q=NOT(q AND reset); END behave; 硬件描述語(yǔ)言 在上述例子中， 實(shí)體 rsff有兩個(gè)

15、構(gòu)造體 netlist和 behave， 如果選用構(gòu)造體 netlist, 則用： CONFIGURATION rsffconl OF rsff IS FOR netlist END FOR; END rsffconl; 硬件描述語(yǔ)言 如果選用構(gòu)造體 behave, 則用： CONFIGURATION rsffconl OF rsff IS FOR behave END FOR; END rsffconl; 這只是非常簡(jiǎn)單的一類配置， 詳細(xì)說(shuō)明請(qǐng)讀者參 考相關(guān)文獻(xiàn)。 硬件描述語(yǔ)言 123 數(shù)據(jù)對(duì)象、數(shù)據(jù)類型和運(yùn)算操作 符 1231 數(shù)據(jù)對(duì)象 1232 數(shù)據(jù)類型 1233 運(yùn)算操作符 硬件描述語(yǔ)

16、言 12.3.1 數(shù)據(jù)對(duì)象 VHDL的數(shù)據(jù)對(duì)象保存有專門類型的值， 數(shù)據(jù)對(duì)象 包括信號(hào)（ Signal）、 變量（ Variable）、常數(shù) (Constant) 和文件 (File)，在使用之前必須給予詳細(xì)的說(shuō)明。 1. 信號(hào)（ Signal） 信號(hào)與電路內(nèi)部的硬件連接相對(duì)應(yīng)，端口也是信號(hào)。 作為連線，信號(hào)可以是邏輯門的輸入或輸出，也可以表 達(dá)存儲(chǔ)元件的狀態(tài)。信號(hào)通常在構(gòu)造體、包集合和實(shí)體 12.3數(shù)據(jù)對(duì)象、 數(shù)據(jù)類型和運(yùn)算操作符 硬件描述語(yǔ)言 SIGNAL 信號(hào)名：數(shù)據(jù)類型約束條件： =表達(dá)式； 例如， SIGNAL enable: BIT:=0; SIGNAL count: BIT-VE

17、CTOR(3 DOWNTO 0); 2. 變量（ Variable 變量只能在進(jìn)程語(yǔ)句、 函數(shù)語(yǔ)句和過(guò)程語(yǔ)句中使用， 它是一個(gè)局部量。和信號(hào)不同，分配給信號(hào)的值必須經(jīng)過(guò)一 段時(shí)間的延遲后才能成為當(dāng)前值，而分配給變量的值則立刻 成為當(dāng)前值，信號(hào)和硬件的“連線”相對(duì)應(yīng)，而變量不能表 達(dá) 連線和存儲(chǔ)元件。變量的說(shuō)明格式為 硬件描述語(yǔ)言 VARIABLE 變量名：數(shù)據(jù)類型約束條件： =表達(dá)式； 例如， VARIABLE x, y: INTEGER; VARIABLE count: INTEGER RANGE 0 TO 255: =10; 變量的賦值是直接的，非預(yù)設(shè)的。而信號(hào)的值必須 經(jīng)過(guò)一段延遲后，才

18、能成為當(dāng)前值的賦值，信號(hào)賦值采 用“ =”符號(hào)。變量的賦值和初始化的符號(hào)“： KG-*4=” 表示立即賦值。 硬件描述語(yǔ)言 3. 常數(shù) (Constant) 常數(shù)是一個(gè)固定的值。所謂常數(shù)說(shuō)明就是對(duì)某一常 數(shù)名賦予一個(gè)固定的值。通常賦值在程序開始前進(jìn)行， 該值的數(shù)據(jù)類型則在說(shuō)明語(yǔ)句中指出，常數(shù)一旦被賦值 就不能再改變。常數(shù)說(shuō)明的一般格式如下： CONSTANT 常數(shù)名： 數(shù)據(jù)類型： =表達(dá)式； 例如， CONSTANT VCC： REL： =5.0; CONSTANT DALY： TIME： =100ns; 硬件描述語(yǔ)言 4. 文件 (File) 文件包含一些專門類型的數(shù)值， 它不可以通過(guò)賦值來(lái)

19、 更新文件的內(nèi)容。文件可以作為參數(shù)向子程序傳遞，通過(guò) 子程序?qū)ξ募M(jìn)行讀寫操作。因此文件參數(shù)沒有模式。 硬件描述語(yǔ)言 12.3.2 數(shù)據(jù)類型 VHDL具有很強(qiáng)的數(shù)據(jù)類型，這使得 VHDL能夠創(chuàng)建 高層次的系統(tǒng)和算法模型。 VHDL的數(shù)據(jù)類型分別為標(biāo)量 類型、復(fù)合類型、存取類型和文件類型。其中前兩種用 于綜合，后兩種主要用于建立仿真模型。這里主要討論 標(biāo)量類型和復(fù)合類型。 1. 標(biāo)量類型 (Scalar Types) 標(biāo)量類型是最基本的數(shù)據(jù)類型，它包括：整數(shù)類型、 浮點(diǎn)類型、物理類型和枚舉類型。 硬件描述語(yǔ)言 1） 整數(shù)類型 (Integer Types) 整數(shù)類型嚴(yán)格地和算術(shù)整數(shù)相似 , 能夠

20、處理 VHDL的 軟件必須支持 -（ 231-1） +（ 231-1），即 -2 147 483 647 +2 147 483 647范圍的整數(shù)，例如： VARIABLE a: INTEGER range -63 +63; 2） 浮點(diǎn)類型 (Floating Types) 浮點(diǎn)類型用于表達(dá)大部分實(shí)數(shù)， VHDL規(guī)定其范圍 為 -1.0E38 +1.0E38。綜合工具通常不支持浮點(diǎn)類型。 3） 物理類型 (Physical Types) 物理類型對(duì)于綜合意義不大， 主要用于仿真。 硬件描述語(yǔ)言 4） 枚舉類型 (Enumeration Types) 枚舉類型是一種非常重要的數(shù)據(jù)類型，用于建立抽

21、象的模型。設(shè)計(jì)者用枚舉類型嚴(yán)格地表達(dá)一個(gè)特定操作 所需要的值。枚舉類型的所有值由用戶定義，這些值為 標(biāo)識(shí)符或某個(gè)字母的字面值。標(biāo)識(shí)符像一個(gè)名字，例如， abc, black, clock等。文字字符的字面值是用引號(hào)括起來(lái)的 字符，例如： X、 1等。 舉例如下： TYPE Two-level-logic is (0, 1); TYPE color is (red, yellow, blue);KH*2 硬件描述語(yǔ)言 2. 復(fù)合類型（ Composite Types） 標(biāo)量類型的數(shù)據(jù)對(duì)象在任何時(shí)刻僅持有一個(gè)值 , 而復(fù)合 類型的數(shù)據(jù)對(duì)象則在某個(gè)時(shí)刻可持有多個(gè)值。復(fù)合類型由數(shù) 組類型和記錄類型組成

22、。 1） 數(shù)組類型 (Array Types) 一個(gè)數(shù)組類型的對(duì)象用相同類型的多個(gè)元素組成，其定 義如下： TYPE 數(shù)據(jù)類型名 IS ARRAY 范圍 OF 原數(shù)據(jù)類 型名； 例如： TYPE bit -vector IS ARRAY (0 TO 6) OF STD -LOGIC; 硬件描述語(yǔ)言 2） 記錄類型 (Record Types) 一個(gè)記錄類型的數(shù)據(jù)對(duì)象可具有不同類型的多個(gè)元 素，其定義如下： TYPE 數(shù)據(jù)類型名 IS RECORD 元素名： 數(shù)據(jù)類型名； 元素名： 數(shù)據(jù)類型名； END RECORD; 例如， TYPE bank IS RECORD addr: STD -LOG

23、IC -VECTOR (7 DOWNTO 0); ro: INTEGER; END RECORD; 硬件描述語(yǔ)言 表 12.1 VHDL的運(yùn)算操作符 12.3.3 VHDL定義了豐富的運(yùn)算操作符，主要有算術(shù)運(yùn)算 符、關(guān)系運(yùn)算符、邏輯運(yùn)算符、賦值運(yùn)算符、關(guān)聯(lián)運(yùn)算 符和其他運(yùn)算符，如表 12.1 所示。 運(yùn)算符類型 運(yùn) 算 符 功 能 邏輯運(yùn)算符 AND OR NAND NOR XNOR NOT XOR 與 或 與非 或非 同或 非 異或 硬件描述語(yǔ)言 續(xù)表（ 2） 運(yùn)算符類型 運(yùn) 算 符 功 能 關(guān)系運(yùn)算符 = /= = = 等于 不等于 小于 大于 小于等于 大于等于 算術(shù)運(yùn)算符 + / MO

24、D REM SLL 加 減 乘 除 取模 取余 邏輯左移 硬件描述語(yǔ)言 續(xù)表（ 3） 運(yùn)算符類型 運(yùn) 算 符 功 能 算術(shù)運(yùn)算符 SRL SLA SRA ROL ROR * ABS 邏輯右移 算術(shù)左移 算術(shù)右移 邏輯循環(huán)左移 邏輯循環(huán)右移 平方 去絕對(duì)值 =: 在例化元件時(shí)用于形參到實(shí)殘的映射 + - USE IEEE.STD -LOGIC -1164.ALL; ENTITY decoder -3 -to -8 IS PORT (a, b, c, g1, g2a, g2b: IN STD -LOGIC; 硬件描述語(yǔ)言 y: OUT STD -LOGIC -VECTOR (7 DOWNTO 0)

25、; END decoder -3 -to -8; ARCHITECTURE rtl OF decoder -3 -to -8 IS BEGIN Indatayyyyyyyyy=XXXXXXXX； END CASE； ELSE y=11111111； END IF； END PROCESS； END rtl; 硬件描述語(yǔ)言 本章小結(jié) 一個(gè)數(shù)字系統(tǒng)， 當(dāng)我們借助 EDA工具進(jìn)行設(shè)計(jì)時(shí)， 都需要對(duì)所設(shè)計(jì)系統(tǒng)的功能結(jié)構(gòu)進(jìn)行描述，即為 EDA工 具提供規(guī)定格式的輸入數(shù)據(jù)，硬件描述語(yǔ)言 HDL就是一 種對(duì)數(shù)字系統(tǒng)在系統(tǒng)級(jí)至電路級(jí)進(jìn)行設(shè)計(jì)描述的語(yǔ)言。 VHDL語(yǔ)言設(shè)計(jì)的基本單元主要由實(shí)體和構(gòu)造體來(lái)組 成。實(shí)體由端口描述和若干個(gè)程序體描述組成，端口描 述定義了該實(shí)體的外部特性，程序體描述則表述該實(shí)體 的內(nèi)部特性。 硬件描述語(yǔ)言 一個(gè)結(jié)構(gòu)體的描述可以用結(jié)構(gòu)描述、 數(shù)據(jù)流描述和 行為描述中的一種或三種形式的混合來(lái)描述。 對(duì)于 VHDL的包集合、 庫(kù)、 配置以及數(shù)據(jù)類型和運(yùn) 算符等，本章都簡(jiǎn)要進(jìn)行了介紹，限于篇幅，更深入詳 細(xì)的內(nèi)容，請(qǐng)讀者參考相關(guān)文獻(xiàn)。 硬件描述語(yǔ)言 習(xí)題 12 12.1 VHDL 12.2 請(qǐng)寫出實(shí)體說(shuō)明和構(gòu)造體說(shuō)明的一般格式。 12.3 構(gòu)造體的描述方式有哪些？ 請(qǐng)簡(jiǎn)要介紹。 12.4 參考有關(guān)書籍， 試設(shè)計(jì)一個(gè)一位七段數(shù)碼管的 顯示譯碼電路，寫出 VHDL