《靜態(tài)隨機(jī)存儲(chǔ)器實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告》由會(huì)員分享，可在線閱讀，更多相關(guān)《靜態(tài)隨機(jī)存儲(chǔ)器實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告（7頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、**大學(xué) 實(shí)驗(yàn)（實(shí)訓(xùn)）報(bào)告 實(shí)驗(yàn)名稱 運(yùn)算器、存儲(chǔ)器 所屬課程 計(jì)算機(jī)組成與結(jié)構(gòu) 所在系 計(jì)算機(jī)科學(xué)與技術(shù) 班 級(jí) 學(xué) 號(hào) 姓 名 指導(dǎo)老師 實(shí)驗(yàn)日期 實(shí)驗(yàn)靜態(tài)隨機(jī)存儲(chǔ)器實(shí)驗(yàn) 2.1. 實(shí)驗(yàn)?zāi)康? 掌握靜態(tài)隨機(jī)存儲(chǔ)器 RAME作特性及數(shù)據(jù)的讀寫方法。 2.2. 實(shí)驗(yàn)內(nèi)容 給存儲(chǔ)器的 00H 01H 02H、03H 04H地址單元中分別寫入數(shù)據(jù) 11H、12H、13H 14H、 15H,再依次讀出數(shù)據(jù)。 2.3. 實(shí)驗(yàn)設(shè)備 TDN-CM+計(jì)算機(jī)組成原理教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)，排線若干。 2.4. 實(shí)驗(yàn)原理 實(shí)驗(yàn)所用的靜態(tài)存儲(chǔ)器由一片 6116 （2KX 8bit ）構(gòu)成

2、（位于MEM1■元），如圖2-1所示。 6116有三個(gè)控制線：CS片選線）、OE讀線）、WE寫線），其功能如下圖，當(dāng)片選有效（CS=0） 時(shí)，OE=0時(shí)進(jìn)行t^操作，WE=0時(shí)進(jìn)行寫操作，本實(shí)驗(yàn)將 CS常接地。 Vcc A8 A9 WE OE A10 CS I/O7 I/O6 I/O5 I/O4 I/O3 ~~j24M23M22]^2TN20k4i9l~H81~F7l~[T6MT5l-[T4~R3—— RAM （6116） LzEHZFERZFEF[6HZF[ZF[9HI0FH::[Z?J A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND 圖2-

3、1 SRAM 6116引腳圖 由于存儲(chǔ)器最終掛接到 CPU上，所以還需要一個(gè)讀寫控制邏輯，使得 CPU能控制MEM 的讀寫，實(shí)驗(yàn)中的讀寫控制邏輯如圖 2-2所示，由于T3的參與，可以保證 MEM勺寫脈寬與 T3 一致，T3由時(shí)序單元的TS3給出。IOM用來選擇是對(duì)I/O還是對(duì)MEMS行讀寫操作，RD=1 時(shí)為讀，WR=1^為寫。 0 1 0 讀 0 0 1 寫 0 0 0 寫 1 不選擇 XMRD XMWR XIOW XIOR 圖2-2 讀寫控制邏輯 實(shí)驗(yàn)原理如圖2-3所示，存儲(chǔ)器數(shù)據(jù)線接至數(shù)據(jù)總線， 數(shù)據(jù)總線上接有8個(gè)LED燈顯示 D7-D0的

4、內(nèi)容。地址線接至地址總線， 地址總線上接有 8個(gè)LED燈顯示A7…A0的內(nèi)容，地 址由地址鎖存器給出。 數(shù)據(jù)開關(guān)經(jīng)一個(gè)三態(tài)門連至數(shù)據(jù)總線， 分時(shí)給出地址和數(shù)據(jù)。 地址寄 存器為8位，接入6116的地址A7-- A0, 6116的高三位地址 A10?」A8接地，所以其實(shí)際容量 為256字節(jié)。 D7 OE CS D7 D0 T3 IOM D0 ,MR 一 MW 讀寫譯碼 RD WR RD 6116 WE A10 A8 A7 A0 74LS273 * IN單元 AD7 | | | AD0 圖2-3 存儲(chǔ)器實(shí)驗(yàn)原理圖 74LS245 LDAR IOR

5、 IN B 實(shí)驗(yàn)箱中所有單元的時(shí)序都連接至?xí)r序與操作臺(tái)單元， CLR都連接至CON#■元的CLR按 鈕。實(shí)驗(yàn)時(shí)T3由時(shí)序單元給出，其余信號(hào)由 CONm元的二進(jìn)制開關(guān)*II擬給出，其中 IOM應(yīng) 為低（即 MEMI作），RD WFW有效，MR和MW有效，LDARl?有效。 2.5. .實(shí)驗(yàn)步驟 CPU內(nèi)總線 數(shù)據(jù)總線 XD7 ... XD0 D7 D0 D7 D7 D0 PC & AR 單元 LDAR LDAR IN單元 IN_B RD 早 IOR CON單元 地址總線 XA7 ... XA0 A7 . . . A0 MEM單元 WR R

6、D XMWR 控制總線 WR RD IOM D7 . . . D0 MRD WR RD IOM 2-5實(shí)驗(yàn)接線圖 (1) (2 ) (3 ) (4 ) 關(guān)閉實(shí)驗(yàn)系統(tǒng)電源，按圖 2-5連接實(shí)驗(yàn)電路，并且檢查無誤。 將時(shí)序與操作臺(tái)單元的開關(guān) KK1、KK3設(shè)置為運(yùn)行檔、開關(guān) KK2設(shè)置為“單步”檔。 將CONm元的IOR開關(guān)置為1,打開電源開關(guān)。 給存儲(chǔ)器的 00H、01H 02H、03H、04H地址單元中分別寫入數(shù)據(jù) 11H 12H、13H、 14H 15H。由于數(shù)據(jù)和地址由同一個(gè)數(shù)據(jù)開關(guān)給出，因此數(shù)據(jù)和地址要分時(shí)寫入， 先寫地址，具體操作步驟為： 先

7、關(guān)掉存儲(chǔ)器的讀寫（WR=0 RD=0 ,數(shù)據(jù)開關(guān)輸出地址（IOR=0）,然后打開地 址寄存器門控信號(hào)（LDAR=1,按動(dòng)ST產(chǎn)生T3脈沖，即將地址寫入到 AR中。 再寫數(shù)據(jù)，具體操作步驟為：先關(guān)掉存儲(chǔ)器的讀寫（ WR=0 RD=0）和地址寄存 器門控信號(hào)（LDAR=0,數(shù)據(jù)開關(guān)輸出要寫入的數(shù)據(jù)，打開輸入三態(tài)門（ IOR=0）,然 后使存儲(chǔ)器處于寫狀態(tài)（ WR=1 RD=0, IOM=0）,按動(dòng)ST產(chǎn)生T3脈沖，即將數(shù)據(jù)打 入到存儲(chǔ)器中。 寫存儲(chǔ)器流程如2-6所示（以00地址單元寫入11H為例）： WR WR r r WR RD IOM =0 WR IOR LDA

8、R = 0 RD IOM IOR LDAR = 1 T3 RD IOM IOR =0 LDAR = 0 RD IOM IOR =0 LDAR = 0 T3 圖2-6寫存儲(chǔ)器流程圖 (5) 依次讀出第00、01、02、03、04號(hào)單元的內(nèi)容，觀察上述各單元的內(nèi)容是否與前面 寫入一致。同寫操作類似，讀到時(shí)候也要先給出地址，然后進(jìn)行讀，地址的給出和 前面一樣，而在進(jìn)行讀操作時(shí)，應(yīng)先關(guān)閉 IN單元的輸出(IOR=1),然后使存儲(chǔ)器處 于讀狀態(tài)(WR=0 RD=1, IOM=0),此時(shí)數(shù)據(jù)總線上的的數(shù)就是從存儲(chǔ)器當(dāng)前地址中 讀出的數(shù)據(jù)內(nèi)容。

9、 讀存儲(chǔ)器的流程如下圖 2-7所示(以從00地址單元讀出11H為例)： WR WR WR WR RD RD RD RD IOM IOM IOM IOM IOR IOR IOR IOR LDAR = 0 LDAR = 1 T3 =0L^ LDAR = 0 LDAR = 0 圖2-7讀存儲(chǔ)器流程圖 2.6 實(shí)驗(yàn)結(jié)果 11H 12H、13H 14H、 給存儲(chǔ)器的00H 01H 02H、03H、04H地址單元中分別寫入數(shù)據(jù) 15H,依次讀出數(shù)據(jù)為: 00010001、 00010010、 00010011、 00010100、 00010101。 2.7 實(shí)驗(yàn)總結(jié)