《專(zhuān)科《數(shù)字邏輯》復(fù)習(xí)題庫(kù)及答案》由會(huì)員分享，可在線閱讀，更多相關(guān)《專(zhuān)科《數(shù)字邏輯》復(fù)習(xí)題庫(kù)及答案（14頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、 專(zhuān)科《數(shù)字邏輯》復(fù)習(xí)題庫(kù)及答案 一、選擇題 1． 和二進(jìn)制數(shù)(1100110111.001)等值的十六進(jìn)制數(shù)學(xué)是( )。 A.337.2 B.637.2 C.1467.1 D.c37.4 2． 是8421BCD碼的是（ ） A.1010 B.0101 C.1100 D.1111 3． 和二進(jìn)制碼1100對(duì)應(yīng)的格雷碼是（ ） A.0011 B.1100 C.1010 D.0101 4． 和邏輯式 相等的式子是( ) A.ABC

2、 B.1+BC C.A D. 5． 若干個(gè)具有三態(tài)輸出的電路輸出端接到一點(diǎn)工作時(shí)，必須保證（ ） A.任何時(shí)候最多只能有一個(gè)電路處于三態(tài)，其余應(yīng)處于工作態(tài)。 B.任何時(shí)候最多只能有一個(gè)電路處于工作態(tài)，其余應(yīng)處于三態(tài)。 C.任何時(shí)候至少要有兩個(gè)或三個(gè)以上電路處于工作態(tài)。 D.以上說(shuō)法都不正確。 6． A+B+C++A=（ ） A.A B. C.1 D.A+B+C 7． 下列等式不成立的是（ ） A. B.(A+B)(A+C)=A+BC C.AB+AC+BC=AB+BC

3、 D. 8． A.ABC B.A+B+C C. D. 9． 欲對(duì)全班53個(gè)同學(xué)以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制的位數(shù)是( ) A.5 B.6 C.10 D.53 10． 一塊數(shù)據(jù)選擇器有三個(gè)地址輸入端，則它的數(shù)據(jù)輸入端應(yīng)有（ ）。 A.3 B.6 C.8 D.1 11． 或非門(mén)構(gòu)成的基本RS觸發(fā)器，輸入端SR的約束條件是（ ） A.SR=0 B.SR=1

4、 C. D. 12． 在同步方式下，JK觸發(fā)器的現(xiàn)態(tài)Qn = 0，要使Qn+1 = 1，則應(yīng)使（ ）。 A.J=K=0 B.J=0，K=1 C.J=1，K=X D.J=0，K=X 13． 一個(gè)T觸發(fā)器，在T=1時(shí)，來(lái)一個(gè)時(shí)鐘脈沖后，則觸發(fā)器( )。 A.保持原態(tài) B.置0 C.置1 D.翻轉(zhuǎn) 14． 在CP作用下，欲使D觸發(fā)器具有Qn+1=的功能，其D端應(yīng)接（ ） A.1 B.0 C. D.

5、 15． 一片四位二進(jìn)制譯碼器，它的輸出函數(shù)有（ ） A.1個(gè) B.8個(gè) C.10個(gè) D.16個(gè) 16． 比較兩個(gè)兩位二進(jìn)制數(shù)A=A1A0和B=B1B0，當(dāng)A>B時(shí)輸出F=1，則F的表達(dá)式是（ ）。 A. B. C. D. 17． 相同計(jì)數(shù)模的異步計(jì)數(shù)器和同步計(jì)數(shù)器相比，一般情況下（ ） A.驅(qū)動(dòng)方程簡(jiǎn)單 B.使用觸發(fā)器的個(gè)數(shù)少 C.工作速度快 D.以上說(shuō)法都不對(duì) 18． 測(cè)得某

6、邏輯門(mén)輸入A、B和輸出F的波形如下圖，則F(A，B)的表達(dá)式是（ ） A.F=AB B.F=A+B C. D. 19． Moore和Mealy型時(shí)序電路的本質(zhì)區(qū)別是（ ） A.沒(méi)有輸入變量 B.當(dāng)時(shí)的輸出只和當(dāng)時(shí)電路的狀態(tài)有關(guān)，和當(dāng)時(shí)的輸入無(wú)關(guān) C.沒(méi)有輸出變量 D.當(dāng)時(shí)的輸出只和當(dāng)時(shí)的輸入有關(guān)，和當(dāng)時(shí)的電路狀態(tài)無(wú)關(guān) 20． n級(jí)觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器，其有效循環(huán)的狀態(tài)數(shù)為（ ） A.n個(gè) B.2n個(gè) C.2n-1個(gè) D. 2n個(gè)

7、 21． ROM電路由地址譯碼器和存儲(chǔ)體構(gòu)成，若譯碼器有十個(gè)地址輸入線，則最多可有（ ）個(gè)字。 A.10 B.102 C.210 D.104 22． 74LS160十進(jìn)制計(jì)數(shù)器它含有的觸發(fā)器的個(gè)數(shù)是（ ） A.1個(gè) B.2個(gè) C.4個(gè) D. 6個(gè) 23． 組合型PLA是由（ ）構(gòu)成 A.與門(mén)陣列和或門(mén)陣列 B.一個(gè)計(jì)數(shù)器 C.一個(gè)或陣列 D.一個(gè)寄存器 24． TTL與非門(mén)的多余腳懸空等效于( )。 A.１

8、 B.０ C.Ｖcc D.Vee 25． 設(shè)計(jì)一個(gè)8421碼加1計(jì)數(shù)器，至少需要（ ）觸發(fā)器 A.3個(gè) B.4個(gè) C.6個(gè) D.10個(gè) 26． 以下哪一條不是消除竟?fàn)幟半U(xiǎn)的措施（ ） A.接入濾波電路 B.利用觸發(fā)器 C.加入選通脈沖 D.修改邏輯設(shè)計(jì) 27． 主從觸發(fā)器的觸發(fā)方式是（ ） A.CP=1 B.CP上升沿 C.CP下降沿 D.分兩次處理 28． 下列說(shuō)法中，（

9、 ）不是邏輯函數(shù)的表示方法。 A．真值表和邏輯表達(dá)式 B．卡諾圖和邏輯圖 C．波形圖和狀態(tài)圖 29． 已知某觸發(fā)器的特性所示（觸發(fā)器的輸入用A、B……表示）。請(qǐng)選擇與具有相同功能的邏輯表達(dá)式是（ ）。 A． B． C． A B Qn+1 說(shuō) 明 0 0 Qn 保持 0 1 0 置0 1 0 1 置1 1 1 翻轉(zhuǎn) 30． 用ROM實(shí)現(xiàn)四位二進(jìn)制碼到四位循環(huán)碼的轉(zhuǎn)換，要求存儲(chǔ)器的容量為（ ）。 A．8 B．16 C．32 D．64 31． 下列信號(hào)中，（ ）是數(shù)字信號(hào)。

10、 A．交流電壓 B.開(kāi)關(guān)狀態(tài) C.交通燈狀態(tài) D.無(wú)線電載波 32． 余3碼10001000對(duì)應(yīng)2421碼為（ ） A. 01010101 B. 10000101 C. 10111011 D. 11101011 33． 若邏輯函數(shù)，則F和G相與的結(jié)果為（ ） A. B. 1 C. D. 0 34． 為實(shí)現(xiàn)D觸發(fā)器轉(zhuǎn)換為T(mén)觸發(fā)器，圖所示的虛線框內(nèi)應(yīng)是（ ） A. 或非門(mén) B. 與非門(mén) C. 異或門(mén)

11、 D. 同或門(mén) 35． 完全確定原始狀態(tài)表中的五個(gè)狀態(tài)A、B、C、D、E，若有等效對(duì)A和B，B和D，C和E，則最簡(jiǎn)狀態(tài)表中只含（ ）個(gè)狀態(tài) A.2 B.3 C.1 D.4 36． 下列觸發(fā)器中，沒(méi)法約束條件的是（ ） A. 時(shí)鐘觸發(fā)器 B. 基本觸發(fā)器 C. 主從觸發(fā)器 D. 邊沿D觸發(fā)器 37． 組合邏輯電路輸出與輸入的關(guān)系可用（ ）描述 A.真值表 B.狀態(tài)表 C.狀態(tài)圖 D.邏輯表達(dá)式

12、 38． 實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相乘的組合電路，其輸入輸出端個(gè)數(shù)應(yīng)為（ ） A.4入4出 B.8入8出 C.8入4出 D.8入5出 39． 組合邏輯電路中的險(xiǎn)象是由于（ ）引起的 A.電路未達(dá)到最簡(jiǎn) B.電路有多個(gè)輸出 C.電路中的時(shí)延 D.邏輯門(mén)類(lèi)型不同 40． 設(shè)計(jì)一個(gè)五位二進(jìn)制碼的奇偶位發(fā)生器，需要（ ）個(gè)異或門(mén) A.2 B.3 C.4 D.5 41． 下列觸發(fā)器中，（ ）不可作為同步時(shí)序邏輯電路的存儲(chǔ)元件。 A.基本R-S觸發(fā)器

13、 B.D觸發(fā)器 C.J-K觸發(fā)器 D.T觸發(fā)器 42． 構(gòu)造一個(gè)模10同步計(jì)數(shù)器，需要（ ）觸發(fā)器 A.3個(gè) B.4個(gè) C.5個(gè) D.10個(gè) 43． 實(shí)現(xiàn)同一功能的Mealy型同步時(shí)序電路比Moore型同步時(shí)序電路所需要的（ ） A.狀態(tài)數(shù)目更多 B.狀態(tài)數(shù)目更少 C.觸發(fā)器更多 D.觸發(fā)器一定更少 44． 同步時(shí)序電路設(shè)計(jì)中，狀態(tài)編碼采用相鄰編碼法的目的是（ ） A.減少電路中的觸發(fā)器 B.提高電路速度 C.提高電路可靠性 D.減少

14、電路中的邏輯門(mén) 45． 脈沖異步時(shí)序邏輯電路的輸入信號(hào)可以是（ ） A.模擬信號(hào) B.電平信號(hào) C.脈沖信號(hào) D.時(shí)鐘脈沖信號(hào) 46． 電平異步時(shí)序邏輯電路不允許兩個(gè)或兩個(gè)以上輸入信號(hào)（ ） A.同時(shí)為0 B.同時(shí)為1 C.同時(shí)改變 D.同時(shí)出現(xiàn) 47． 脈沖異步時(shí)序邏輯電路中的存儲(chǔ)元件可以采用（ ） A.時(shí)鐘控制RS觸發(fā)器 B.D觸發(fā)器 C.基本RS觸發(fā)器 D.JK觸發(fā)器 48． 八路數(shù)

15、據(jù)選擇器應(yīng)有（ ）個(gè)選擇控制器 A.2 B.3 C.6 D.8 49． 移位寄存器T1194工作在并行數(shù)據(jù)輸入方式時(shí)，MAMB取值為（ ） A.00 B.01 C.10 D.11 50． 半導(dǎo)體存儲(chǔ)器（ ）的內(nèi)容在掉電后會(huì)丟失 A.MROM B.RAM C.EPROM D.E2PROM 51． EPROM是指（ ） A.隨機(jī)讀寫(xiě)存儲(chǔ)器 B.只讀存儲(chǔ)器 C.可擦可編程只讀存儲(chǔ)器 D.電可擦可編程只讀存儲(chǔ)器 52． 用P

16、LA進(jìn)行邏輯設(shè)計(jì)時(shí)，應(yīng)將邏輯函數(shù)表達(dá)式變換成（ ） A.異或表達(dá)式 B.與非表達(dá)式 C.最簡(jiǎn)“與—或”表達(dá)式 D.標(biāo)準(zhǔn)“或—與”表達(dá)式 53． 補(bǔ)碼1.1000的真值為（ ） A.+1.1000 B.-1.1000 C.-0.1000 D.-0.0001 54． 下列哪個(gè)函數(shù)與邏輯函數(shù)F= A⊙B不等（ ） A. B. C. D. 55． PROM、PLA、和PAL三種可編程器件中，（ ）是不能編程的 A.PROM的或門(mén)陣列

17、 B.PAL的與門(mén)陣列 C.PLA的與門(mén)陣列和或門(mén)陣列 D.PROM的與門(mén)陣列 56． 下列中規(guī)模通用集成電路中，（ ）屬于組合邏輯電路 A.4位計(jì)數(shù)器T4193 B.4位并行加法器T693 C.4位寄存器T1194 D.4位數(shù)據(jù)選擇器T580 57． 數(shù)字系統(tǒng)中，采用（ ）可以將減法運(yùn)算轉(zhuǎn)化為加法運(yùn)算 A.原碼 B.補(bǔ)碼 C. Gray碼 D.反碼 58． 十進(jìn)制數(shù)555的余3碼為（ ） A.101101101 B.010101010101 C.10

18、0010001000 D.010101011000 59． 下列邏輯門(mén)中，（ ）不屬于通用邏輯門(mén) A.與非門(mén) B.或非門(mén) C.或門(mén) D.與或非門(mén) 60． n個(gè)變量構(gòu)成的最小項(xiàng)mi和最大項(xiàng)Mi之間，滿足關(guān)系（ ） A. B. C. D. 參考答案如下：1-5 ABCDB 6-10 CCCBC 11-15 ACDDD 16-20 CACBA 21-25 CCAAB 26-30 BDCCD 31-35 （BC）C（AC ）DA 36-40 （C

19、D）（AD）BCC 41-45 A B B D （CD）46-50 C（ABCD）BDB 51-55 CCCAD 56-60 （BD）（BD）CC（BC） 二、填空題 1. ( 496 ) 的8421碼為 010010010110 。 2. 補(bǔ)碼只有( 一 ) 種零的表示形式。 3. 邏輯變量反映邏輯狀態(tài)的變化，邏輯變量?jī)H能取值 ( “0”或“1” )。 4. 如果A，B中只要有一個(gè)為1，則F為l；僅當(dāng)A，B均為0時(shí)，F(xiàn)才為0。該邏輯關(guān)系可用式子 (F=A+B )表示。 5. 在非邏輯中，若A為０，則F為1；反之， (若A為l，則F為0 ) 。 6. 基本

20、的邏輯關(guān)系有 ( 與、或、非 ) 三種。 7. 邏輯表達(dá)式是由( 邏輯變量和“或”、“與”、“非”3種運(yùn)算符 )所構(gòu)成的式子。 8. 邏輯函數(shù)表達(dá)式有 (“積之和”表達(dá)式與“和之積”表達(dá)式 )兩種基本形式。 9. 假如一個(gè)函數(shù)完全由最小項(xiàng)所組成，那么這種函數(shù)表達(dá)式稱(chēng)為 ( 標(biāo)準(zhǔn)“積之和” )表達(dá)式。 10. 3個(gè)變量最多可以組成( 8 )個(gè)最小項(xiàng)。 11. n個(gè)變量的所有最大項(xiàng)的( “積” )恒等于0。 12. 在同一邏輯問(wèn)題中，下標(biāo)相同的最小項(xiàng)和最大項(xiàng)之間存在( 互補(bǔ) )關(guān)系。 13. 求一個(gè)函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式有兩種方法，(一種是代數(shù)轉(zhuǎn)換法，

21、另一種是真值表轉(zhuǎn)換法 ) 。 14. 最簡(jiǎn)邏輯電路的標(biāo)準(zhǔn)是:( 門(mén)數(shù)最少；門(mén)的輸入端數(shù)最少；門(mén)的級(jí)數(shù)最少 ) 。 15. 邏輯函數(shù)化簡(jiǎn)的三種方法，即(代數(shù)化簡(jiǎn)法、卡諾圖化簡(jiǎn)法和列表化簡(jiǎn)法 )。 16. ( N ) 個(gè)變量的卡諾圖是一種由2的n次方個(gè)方格構(gòu)成的圖形。 17. 一個(gè)邏輯函數(shù)可由圖形中若干方格構(gòu)成的區(qū)域來(lái)表示，并且這些方格與包含在函數(shù)中的各個(gè)(最小項(xiàng) )相對(duì)應(yīng)。 18. 一只四輸入端或非門(mén)，使其輸出為1的輸入變量取值組合有( 1 )種。 19. 邏輯函數(shù)化簡(jiǎn)的目的是 ( 簡(jiǎn)化電路的結(jié)構(gòu)，使系統(tǒng)的成本下降。 ) 。 20. 常見(jiàn)的化簡(jiǎn)方法有(

22、 代數(shù)法、卡諾圖法和列表法 ) 三種。 21. F=A+BC的最小項(xiàng)為( m3,m4,m5,m6,m7 )。 22. 代數(shù)化簡(jiǎn)法是運(yùn)用 ( 邏輯代數(shù)的公理和基本定理 )對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)。 23. 所謂邏輯上相鄰的最小項(xiàng)是指這樣兩個(gè)乘積項(xiàng)，如果它們都包含(有n個(gè)變量，且這n個(gè)變量中僅有一個(gè)變量是不同的 )，則稱(chēng)這兩個(gè)乘積項(xiàng)是相鄰的。 24. 化簡(jiǎn)多輸出函數(shù)的關(guān)鍵是(通過(guò)反復(fù)試探和比較充分利用各個(gè)輸出函數(shù)間的公共項(xiàng) ) 。 25. ( 代數(shù)化簡(jiǎn)法 )和卡諾圖化簡(jiǎn)法都可用來(lái)化簡(jiǎn)多輸出函數(shù)。 26. 對(duì)于兩輸入的或非門(mén)而言，只有當(dāng)為( A、B同時(shí)為0時(shí)

23、 )時(shí)輸出為１。 27. 組合邏輯電路在任意時(shí)刻的穩(wěn)定輸出信號(hào)取決于（　此時(shí)的輸入　　　　）。 28. 全加器是一種實(shí)現(xiàn)（　計(jì)算一位二進(jìn)制數(shù)和的電路　?。┕δ艿倪壿嬰娐贰? 29. 半加器是指兩個(gè)( 同位二進(jìn)制數(shù) ) 相加。 30. 組合邏輯電路由( 門(mén) ) 電路組成。 31. 組合邏輯電路的設(shè)計(jì)過(guò)程與 ( 分析 )過(guò)程相反。 32. 根據(jù)電路輸出端是一個(gè)還是多個(gè)，通常將組合邏輯電路分為 ( 單輸出和多輸出 )兩類(lèi)。 33. 設(shè)計(jì)多輸出組合邏輯電路，只有充分考慮(各函數(shù)共享 )，才能使電路達(dá)到最簡(jiǎn)。 34. 組合邏輯電路中輸出與輸入之間的關(guān)系

24、可以由( 真值表、卡諾圖、邏輯表達(dá)式等 ) 來(lái)描述。 35. 我們一般將競(jìng)爭(zhēng)分為：( 臨界競(jìng)爭(zhēng)和非臨界競(jìng)爭(zhēng) )兩種。 36. 函數(shù)有（與或式 或與式 ）兩種標(biāo)準(zhǔn)表達(dá)式。 37. 使為1的輸入組合有（ 7 ）個(gè)。 38. 時(shí)序邏輯電路按其工作方式不同，又分為（同步時(shí)序邏輯電路 ）和（異步時(shí)序邏輯電路 ）。 39. 同步時(shí)序電路的一個(gè)重要組成部分是存儲(chǔ)元件，它通常采用（ 觸發(fā)器 ）構(gòu)成。 40. 當(dāng)R=1，S=1時(shí)，基本RS觸發(fā)器的次態(tài)輸出為（ 保持 ） 。 41. JK觸發(fā)器的次態(tài)主要與（J，K，CP ）因素有關(guān)。 42. D觸發(fā)器的

25、次態(tài)主要與（ D，CP ）因素有關(guān)。 43. 僅具有清0和置 1功能的觸發(fā)器是（D觸發(fā)器 ）。 44. 僅具有"保持"和"翻轉(zhuǎn)"功能的觸發(fā)器是（T觸發(fā)器 ）。 45. 延遲元件可以是(專(zhuān)用的延遲元件 )，也可以利用( 帶反饋的組合電路本身的內(nèi)部延遲性能 ) 。 46. 一般來(lái)說(shuō)，時(shí)序邏輯電路中所需的觸發(fā)器n與電路狀態(tài)數(shù)N 應(yīng)滿足如下關(guān)系式：（ 2n>=N ）。 47. 由于數(shù)字電路的各種功能是通過(guò)(邏輯運(yùn)算和邏輯判斷 )來(lái)實(shí)現(xiàn)的，所以數(shù)字電路又稱(chēng)為數(shù)字邏輯電路或者邏輯電路。 48. 二進(jìn)制數(shù)1101.1011轉(zhuǎn)換為八進(jìn)制為 ( 15.54 ) 。 49.

26、十六進(jìn)制數(shù)F6.A轉(zhuǎn)換成八進(jìn)制數(shù)為 ( 64 ) 。 50. 常見(jiàn)的機(jī)器數(shù)有：（原碼、反碼和補(bǔ)碼 ）。 三、判斷題 1. “0”的補(bǔ)碼只有一種形式。正確 2. 奇偶校驗(yàn)碼不但能發(fā)現(xiàn)錯(cuò)誤，而且能糾正錯(cuò)誤。錯(cuò)誤 3. 二進(jìn)制數(shù)0.0011的反碼為0.1100。錯(cuò)誤 4. 邏輯代數(shù)中，若AB = A + B，則有A=B。正確 5. 根據(jù)反演規(guī)則，邏輯函數(shù)的反函數(shù)錯(cuò)誤 6. 用卡諾圖可判斷出邏輯函數(shù)與邏輯函數(shù)互為反函數(shù)。正確 7. 若函數(shù)F和函數(shù)G的卡諾圖相同，則函數(shù)和函數(shù)相等。錯(cuò)誤 8. 門(mén)電路帶同類(lèi)門(mén)數(shù)量的多少稱(chēng)為門(mén)的扇出數(shù)。正確 9. 三態(tài)門(mén)有三種輸出狀態(tài)（即輸出

27、高電平、輸出低電平和高阻狀態(tài)），分別代表三種不同的邏輯值。錯(cuò)誤 10. 觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)：稱(chēng)為“1”狀態(tài)，稱(chēng)為“0”狀態(tài)。錯(cuò)誤 11. 同一邏輯電路用正邏輯描述出的邏輯功能和用負(fù)邏輯描述出的邏輯功能應(yīng)該一致。錯(cuò)誤 12. 對(duì)時(shí)鐘控制觸發(fā)器而言，時(shí)鐘脈沖確定觸發(fā)器狀態(tài)何時(shí)轉(zhuǎn)換，輸入信號(hào)確定觸發(fā)器狀態(tài)如何轉(zhuǎn)換。正確 13. 采用主從式結(jié)構(gòu)，或者增加維持阻塞功能，都可解決觸發(fā)器的“空翻”現(xiàn)象。正確 14. 設(shè)計(jì)包含無(wú)關(guān)條件的組合邏輯電路時(shí)，利用無(wú)關(guān)最小項(xiàng)的隨意性有利于輸出函數(shù)化簡(jiǎn)。正確 15. 對(duì)于多輸出組合邏輯電路，僅將各單個(gè)輸出函數(shù)化為最簡(jiǎn)表達(dá)式，不一定能使整體達(dá)到最簡(jiǎn)。正確

28、16. 組合邏輯電路中的競(jìng)爭(zhēng)是由邏輯設(shè)計(jì)錯(cuò)誤引起的。錯(cuò)誤 17. 在組合邏輯電路中，由競(jìng)爭(zhēng)產(chǎn)生的險(xiǎn)象是一種瞬間的錯(cuò)誤現(xiàn)象。正確 18. 同步時(shí)序邏輯電路中的存儲(chǔ)元件可以是任意類(lèi)型的觸發(fā)器。錯(cuò)誤 19. 等效狀態(tài)和相容狀態(tài)均具有傳遞性。錯(cuò)誤 20. 最大等效類(lèi)是指含狀態(tài)數(shù)目最多的等效類(lèi)。錯(cuò)誤 21. 一個(gè)不完全確定原始狀態(tài)表的各最大相容類(lèi)之間可能存在相同狀態(tài)。正確 22. 同步時(shí)序邏輯電路設(shè)計(jì)中，狀態(tài)編碼采用相鄰編碼法是為了消除電路中的競(jìng)爭(zhēng)。錯(cuò)誤 23. 同步時(shí)序邏輯電路中的無(wú)效狀態(tài)是由于狀態(tài)表沒(méi)有達(dá)到最簡(jiǎn)導(dǎo)致的。錯(cuò)誤 24. 如果一個(gè)時(shí)序邏輯電路中的存儲(chǔ)元件受統(tǒng)一時(shí)鐘信號(hào)控制，

29、則屬于同步時(shí)序邏輯電路。正確 25. 電平異步時(shí)序邏輯電路不允許兩個(gè)或兩個(gè)以上的輸入同時(shí)為1。錯(cuò)誤 26. 電平異步時(shí)序邏輯電路中各反饋回路之間的競(jìng)爭(zhēng)是由于狀態(tài)編碼引起的。錯(cuò)誤 27. 并行加法器采用超前進(jìn)位的目的是簡(jiǎn)化電路結(jié)構(gòu)。錯(cuò)誤 28. 進(jìn)行邏輯設(shè)計(jì)時(shí)，采用PLD器件比采用通用邏輯器件更加靈活方便。正確 29. 采用串行加法器比采用并行加法器的運(yùn)算速度快。錯(cuò)誤 四、簡(jiǎn)答題 1. 與普通代數(shù)相比邏輯代數(shù)有何特點(diǎn)？ 2. 什么是邏輯圖？試述由邏輯函數(shù)畫(huà)出邏輯圖的方法？ 3. 邏輯函數(shù)式、真值表和邏輯圖三者之間有什么關(guān)系？ 4. 代數(shù)法化簡(jiǎn)主要有哪些步驟？ 5. 卡諾圖在

30、構(gòu)造上有何特點(diǎn)？ 6. 已知函數(shù)的邏輯表達(dá)式怎樣得到它的卡諾圖？ 7. 組合邏輯在結(jié)構(gòu)上有何特點(diǎn)？ 8. 在數(shù)字電路中為什么要采用二進(jìn)制？它有何特點(diǎn)？ 9. 機(jī)器數(shù)與真值有何區(qū)別? 10. 在進(jìn)行邏輯設(shè)計(jì)和分析時(shí)我們?cè)鯓涌创裏o(wú)關(guān)項(xiàng)？ 11. 什么叫最小項(xiàng)和最大項(xiàng)?為什么把邏輯函數(shù)的“最小項(xiàng)之和”表達(dá)式及“最大項(xiàng)之積”表達(dá)式稱(chēng)為邏輯函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式? 12. 用代數(shù)化簡(jiǎn)法化簡(jiǎn)邏輯函數(shù)與用卡諾圖化簡(jiǎn)邏輯函數(shù)各有何優(yōu)缺點(diǎn)? 13. 用"或非"門(mén)實(shí)現(xiàn)邏輯函數(shù)的步驟主要有哪些？ 14. 為什么要進(jìn)行組合邏輯電路的分析？ 15. 與組合電路相比，時(shí)序電路有何特點(diǎn)？ 16. 什么叫

31、最大相容類(lèi)? 17. 簡(jiǎn)述觸發(fā)器的基本性質(zhì)。 18. 為什么同步時(shí)序電路沒(méi)有分為脈沖型同步時(shí)序電路和電平型同步時(shí)序電路？ 19. 異步時(shí)序邏輯電路與同步時(shí)序邏輯電路有哪些主要區(qū)別? 20. 設(shè)[X]補(bǔ)=x0.x1x2x3寫(xiě)出下列提問(wèn)的條件： ⑴ 若使X>1/8，問(wèn)x0，x1，x2，x3應(yīng)滿足什么條件？ ⑵ 若使1/8

32、數(shù)： 3. 試用T4193四位二進(jìn)制同步可逆計(jì)算器構(gòu)造如下圖所示的模14的加法計(jì)數(shù)器。 0010→0011→0100→0101→0110→0111→1000 ↑ ↓ 1111←1110←1101←1100←1011←1010←1001 4. 分析圖中時(shí)序邏輯電路，要求： (1)指出該電路是同步還是異步時(shí)序邏輯電路？屬于Mealy模型還是Moore模型？ (2)作出狀態(tài)表 (3)說(shuō)明電路邏輯功能 5. 輸入變量中無(wú)反變量時(shí)，用與非門(mén)實(shí)現(xiàn)下

33、列邏輯函數(shù) F（A，B，C，D）= ∑m（2，3，5，6） 6. 分析下圖給定的組合邏輯電路，寫(xiě)出輸出P1，P2，P3，P4的邏輯表達(dá)式，并寫(xiě)出輸出F的邏輯表達(dá)式。 P2 & A C & A B P1 F ≥1 & P3 B & P4 C 7. 由與非門(mén)構(gòu)成的某議案表決電路如下圖所示，其中A、B、C、D表示四個(gè)人，同意時(shí)用1表示，Z為1時(shí)表示議案通過(guò)。（1）分析電路，列出真值表，說(shuō)明議案通過(guò)情況共有幾種；（2）分析A、B、C、D中誰(shuí)權(quán)力最大。 8. 已知基本RS觸發(fā)器邏輯圖如下，試填其功

34、能表。 ＆ ＆ S R 9. 用卡諾圖化簡(jiǎn)下面函數(shù)求出它的最簡(jiǎn)與或表達(dá)式。 10. 下圖中設(shè)初態(tài)，試分析該電路。 11. 設(shè)計(jì)一個(gè)組合電路，用來(lái)判斷輸入的四位8421BCD碼A，B，C，D當(dāng)其值大于或等于5時(shí)，輸出為1，反之輸出為0。 12. 用代數(shù)法證明等式 13. 試用T觸發(fā)器和門(mén)電路構(gòu)成時(shí)鐘控制觸發(fā)器。 14. 設(shè)計(jì)一個(gè)組合邏輯電路，該電路輸入端接收兩個(gè)兩位無(wú)符號(hào)二進(jìn)制數(shù)和，當(dāng)時(shí)，輸出F為1，否則F為0。試用合適的邏輯門(mén)構(gòu)造出最簡(jiǎn)電路。 《數(shù)字邏輯》復(fù)習(xí)題庫(kù)參考答案 四、簡(jiǎn)答題

35、 1. 邏輯代數(shù)與普通代數(shù)相似子處在于它們都是用字母表示變量，用代數(shù)式描述客觀事物間的關(guān)系，但不同之處是邏輯代數(shù)是描述客觀事物間的邏輯關(guān)系，邏輯函數(shù)表達(dá)式中的邏輯變量的取值和邏輯函數(shù)值都只有兩個(gè)值，即0、1。這兩個(gè)值不具有數(shù)量大小的意義，僅表示客觀事物的兩種相反的狀態(tài)。 2．用邏輯門(mén)電路實(shí)現(xiàn)的邏輯函數(shù)關(guān)系。 化簡(jiǎn) 變換 用門(mén)電路實(shí)現(xiàn)3 3．可以互相轉(zhuǎn)換 4．用代數(shù)轉(zhuǎn)換法求一個(gè)函數(shù)“最小項(xiàng)之和”的形式，一般分為兩步。 第一步：將函數(shù)表達(dá)式變換成一般“與—或”表達(dá)式。 第二步：反復(fù)使用 將表達(dá)式中所有非最小項(xiàng)的“與項(xiàng)”擴(kuò)展成最小項(xiàng)。

36、5． (1)n個(gè)變量的卡諾圖由2的n次方個(gè)小方格組成，每個(gè)小方格代表一個(gè)最小項(xiàng)； (2)卡諾圖上處在相鄰、相對(duì)、相重位置的小方格所代表的最小項(xiàng)為相鄰最小項(xiàng)。 6．如果邏輯函數(shù)表達(dá)式是最小項(xiàng)之和的形式，則只要在卡諾圖上找出那些同給定邏輯函數(shù)包含的最小項(xiàng)相對(duì)應(yīng)的小方格，并標(biāo)以1，剩余小方格標(biāo)以0，就得到該函數(shù)的卡諾圖。 7．電路由門(mén)電路過(guò)程，不含記憶元件；輸入信號(hào)是單項(xiàng)傳輸?shù)碾娐分胁缓答伝芈贰? 8．二進(jìn)制的特點(diǎn) ①二進(jìn)制數(shù)只有0和l兩個(gè)數(shù)碼，任何具有兩個(gè)不同穩(wěn)定狀態(tài)的元件都可用來(lái)表示1位二進(jìn)制數(shù)。 ②二進(jìn)制運(yùn)算規(guī)則簡(jiǎn)單。 ③二進(jìn)制數(shù)的數(shù)碼0和l，可與邏輯代數(shù)中邏輯變量的"

37、假"和"真"對(duì)應(yīng)起來(lái)。也就是說(shuō)，可用一個(gè)邏輯變量來(lái)表示一個(gè)二進(jìn)制數(shù)碼。這樣，在邏輯運(yùn)算中可以使用邏輯代數(shù)這一數(shù)學(xué)工具。 9．機(jī)器數(shù)其符號(hào)與數(shù)值一起二進(jìn)制代碼化。 10. 由于無(wú)關(guān)最小項(xiàng)對(duì)應(yīng)的輸入變量取值組合根本不會(huì)出現(xiàn)，或者盡管可能出現(xiàn)，但相應(yīng)的函數(shù)值是什么無(wú)關(guān)緊要。所以，在變量的這些取值下，函數(shù)可以任意取值0或l。 11．最小項(xiàng)是一種特殊的乘積項(xiàng)。設(shè)有一個(gè)n變量的邏輯函數(shù)，在n個(gè)變量組成的乘積項(xiàng) (“與”項(xiàng))中每一個(gè)變量或以原變量或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個(gè)乘積項(xiàng)稱(chēng)，為n個(gè)變量的最小項(xiàng)。 最大項(xiàng)是一種特殊的和項(xiàng)。沒(méi)有一個(gè)n變量的邏輯函數(shù)，在n個(gè)變量組成的和項(xiàng)(“或項(xiàng))

38、中，每一個(gè)變量或以原變量或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個(gè)和項(xiàng)稱(chēng)為n個(gè)變量的最大項(xiàng)。 表示形式是唯一的。 12．卡諾圖法直觀但不適合變量多的函數(shù)化簡(jiǎn)。 13. 用"或非"門(mén)實(shí)現(xiàn)邏輯函數(shù)的步驟為： 第一步：求出函數(shù)的最簡(jiǎn)"或-與"表達(dá)式； 第二步：將最簡(jiǎn)"或-與"表達(dá)式變換成"或非-或非"表達(dá)式； 第三步：畫(huà)出邏輯電路圖。 14. 需要推敲邏輯電路的設(shè)計(jì)思想，或者要更換邏輯電路的某些組件，或者要評(píng)價(jià)它的技術(shù)經(jīng)濟(jì)指標(biāo)。這樣，就要求我們對(duì)給定的邏輯電路進(jìn)行分析。 15. 結(jié)論：與組合電路相比，時(shí)序電路的輸出不僅與此時(shí)輸入信號(hào)有關(guān)，還與電路原來(lái)的狀態(tài)有關(guān)。電路中具有

39、存儲(chǔ)文件。 16. 若一個(gè)相容類(lèi)不是任何其它相容類(lèi)的子集時(shí)，則該相容類(lèi)稱(chēng)為最大相容類(lèi)。 17. 觸發(fā)器具有以下兩個(gè)基本性質(zhì)：①觸發(fā)器有兩個(gè)穩(wěn)定的工作狀態(tài)，一個(gè)是"1"狀態(tài)，另一個(gè)是"0"狀態(tài)。當(dāng)無(wú)外界信號(hào)作用時(shí)，觸發(fā)器維持原來(lái)的穩(wěn)定狀態(tài)，并能長(zhǎng)期保持下去；②在一定的外界信號(hào)作用下，觸發(fā)器可以從一個(gè)穩(wěn)定狀態(tài)翻轉(zhuǎn)為另一個(gè)穩(wěn)定狀態(tài)，而且在外界信號(hào)消失后，仍能保持更新后的狀態(tài)。 18. 在同步時(shí)序電路中，輸入信號(hào)雖然有脈沖和電子兩種形式，但是在同步時(shí)鐘信號(hào)的前沿或后沿控制下它們作用于電路后引起電路狀態(tài)的變化都是相同的 19．若激勵(lì)狀態(tài)與二次狀態(tài)不相同，則電路處于非穩(wěn)定狀態(tài)。 20. 因

40、為[X]補(bǔ)=x0.x1x2x3，要X >0時(shí)，必須x0 =0，此時(shí)由于X=(1/2)x1+(1/4)x2+(1/8)x2，故： 1.要X >1/8時(shí)，x0，x1，x2，x3應(yīng)滿足: x0 =0,且=1,即x1，x2至少有一個(gè)為1; 2.要1/8

41、 邏輯電路如下： & ≥ ● ● ● ● “1” CP CPU CPD A B C D LD QCB QCC Cr QA QB QC QD T4193 初始狀態(tài) Q0 Q1 Q2 Q3 3．解： 1 0 0 0 4．解：（1）該電路是一個(gè)Mealy型脈沖異步時(shí)序邏輯電路 （2）該電路的狀態(tài)表如下所示： 現(xiàn)態(tài) Q2 Q1 狀態(tài)/輸出Z x=1 0 0 01/0 0 1 11/0 1 0 10/0

42、 1 1 00/1 （3）該電路是一個(gè)三進(jìn)制計(jì)數(shù)器，電路中有一個(gè)多余狀態(tài)10，且存在“掛起”現(xiàn)象 5．解，通過(guò)卡諾圖化簡(jiǎn)，得到給定函數(shù)的最簡(jiǎn)“與或”表達(dá)式 合并上式中頭部相同的“與”項(xiàng)，得到表達(dá)式： 選擇替代尾部因子，得到表達(dá)式： 用與非門(mén)實(shí)現(xiàn)該函數(shù)表達(dá)式的邏輯電路圖如下： 6．解：根據(jù)圖可知，P1，P2，P3，P4的邏輯函數(shù)表達(dá)式如下 所以輸出F的邏輯表達(dá)式為： 7．解：(1) 真值表如下： A B C D F 0

43、 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 通過(guò)的方案有7種。 (2) A的權(quán)力最大。 8. 解：功能表如下。 R S Q 0 0 不確定

44、 0 1 0 1 0 1 1 1 保持不變 9. 10. 十進(jìn)制計(jì)數(shù)器（異步清零） 11. Y＝A＋BC＋BD 12.證明： = = = 13.解：擬用激勵(lì)表聯(lián)立法求轉(zhuǎn)換函數(shù)。將T觸發(fā)器和時(shí)鐘控制器觸發(fā)器的激勵(lì)表聯(lián)立得表一，從表一中導(dǎo)出函數(shù)的真值表，即可出 于是，用T觸發(fā)器和門(mén)電路構(gòu)造的時(shí)鐘控制觸發(fā)器電路如下： Q Q（n+1） T R S 0 0 0 0 1 1 0 0 1 0 1 1 0 1 1 1 1 0 1 1 1 0 1

45、 1 1 0 0 0 1 0 1 1 14.解：思路：先用真值表描述電路輸出和輸入之間的邏輯關(guān)系，然后寫(xiě)出輸出函數(shù)表達(dá)式，經(jīng)化簡(jiǎn)后選擇合適的邏輯門(mén)并畫(huà)出邏輯電路圖。 （1）列出真值表并寫(xiě)出輸出函數(shù)表達(dá)式： A1 A0 B1 B0 F 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1 由真值表可寫(xiě)出輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式為： （2）對(duì)函數(shù)化成最簡(jiǎn)或與式，則： （3）根據(jù)所得到的最簡(jiǎn)式做電路圖： F