?？啤稊?shù)字邏輯》復(fù)習(xí)題庫及答案匯總.doc
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專科《數(shù)字邏輯》復(fù)習(xí)題庫及答案 一、選擇題 1． 和二進制數(shù)(1100110111.001)等值的十六進制數(shù)學(xué)是( )。 A.337.2 B.637.2 C.1467.1 D.c37.4 2． 是8421BCD碼的是（ ） A.1010 B.0101 C.1100 D.1111 3． 和二進制碼1100對應(yīng)的格雷碼是（ ） A.0011 B.1100 C.1010 D.0101 4． 和邏輯式 相等的式子是( ) A.ABC B.1+BC C.A D. 5． 若干個具有三態(tài)輸出的電路輸出端接到一點工作時，必須保證（ ） A.任何時候最多只能有一個電路處于三態(tài)，其余應(yīng)處于工作態(tài)。 B.任何時候最多只能有一個電路處于工作態(tài)，其余應(yīng)處于三態(tài)。 C.任何時候至少要有兩個或三個以上電路處于工作態(tài)。 D.以上說法都不正確。 6． A+B+C++A=（ ） A.A B. C.1 D.A+B+C 7． 下列等式不成立的是（ ） A. B.(A+B)(A+C)=A+BC C.AB+AC+BC=AB+BC D. 8． A.ABC B.A+B+C C. D. 9． 欲對全班53個同學(xué)以二進制代碼編碼表示，最少需要二進制的位數(shù)是( ) A.5 B.6 C.10 D.53 10． 一塊數(shù)據(jù)選擇器有三個地址輸入端，則它的數(shù)據(jù)輸入端應(yīng)有（ ）。 A.3 B.6 C.8 D.1 11． 或非門構(gòu)成的基本RS觸發(fā)器，輸入端SR的約束條件是（ ） A.SR=0 B.SR=1 C. D. 12． 在同步方式下，JK觸發(fā)器的現(xiàn)態(tài)Qn = 0，要使Qn+1 = 1，則應(yīng)使（ ）。 A.J=K=0 B.J=0，K=1 C.J=1，K=X D.J=0，K=X 13． 一個T觸發(fā)器，在T=1時，來一個時鐘脈沖后，則觸發(fā)器( )。 A.保持原態(tài) B.置0 C.置1 D.翻轉(zhuǎn) 14． 在CP作用下，欲使D觸發(fā)器具有Qn+1=的功能，其D端應(yīng)接（ ） A.1 B.0 C. D. 15． 一片四位二進制譯碼器，它的輸出函數(shù)有（ ） A.1個 B.8個 C.10個 D.16個 16． 比較兩個兩位二進制數(shù)A=A1A0和B=B1B0，當(dāng)A>B時輸出F=1，則F的表達式是（ ）。 A. B. C. D. 17． 相同計數(shù)模的異步計數(shù)器和同步計數(shù)器相比，一般情況下（ ） A.驅(qū)動方程簡單 B.使用觸發(fā)器的個數(shù)少 C.工作速度快 D.以上說法都不對 18． 測得某邏輯門輸入A、B和輸出F的波形如下圖，則F(A，B)的表達式是（ ） A.F=AB B.F=A+B C. D. 19． Moore和Mealy型時序電路的本質(zhì)區(qū)別是（ ） A.沒有輸入變量 B.當(dāng)時的輸出只和當(dāng)時電路的狀態(tài)有關(guān)，和當(dāng)時的輸入無關(guān) C.沒有輸出變量 D.當(dāng)時的輸出只和當(dāng)時的輸入有關(guān)，和當(dāng)時的電路狀態(tài)無關(guān) 20． n級觸發(fā)器構(gòu)成的環(huán)形計數(shù)器，其有效循環(huán)的狀態(tài)數(shù)為（ ） A.n個 B.2n個 C.2n-1個 D. 2n個 21． ROM電路由地址譯碼器和存儲體構(gòu)成，若譯碼器有十個地址輸入線，則最多可有（ ）個字。 A.10 B.102 C.210 D.104 22． 74LS160十進制計數(shù)器它含有的觸發(fā)器的個數(shù)是（ ） A.1個 B.2個 C.4個 D. 6個 23． 組合型PLA是由（ ）構(gòu)成 A.與門陣列和或門陣列 B.一個計數(shù)器 C.一個或陣列 D.一個寄存器 24． TTL與非門的多余腳懸空等效于( )。 A.１ B.０ C.Ｖcc D.Vee 25． 設(shè)計一個8421碼加1計數(shù)器，至少需要（ ）觸發(fā)器 A.3個 B.4個 C.6個 D.10個 26． 以下哪一條不是消除竟?fàn)幟半U的措施（ ） A.接入濾波電路 B.利用觸發(fā)器 C.加入選通脈沖 D.修改邏輯設(shè)計 27． 主從觸發(fā)器的觸發(fā)方式是（ ） A.CP=1 B.CP上升沿 C.CP下降沿 D.分兩次處理 28． 下列說法中，（ ）不是邏輯函數(shù)的表示方法。 A．真值表和邏輯表達式 B．卡諾圖和邏輯圖 C．波形圖和狀態(tài)圖 29． 已知某觸發(fā)器的特性所示（觸發(fā)器的輸入用A、B……表示）。請選擇與具有相同功能的邏輯表達式是（ ）。 A． B． C． A B Qn+1 說 明 0 0 Qn 保持 0 1 0 置0 1 0 1 置1 1 1 翻轉(zhuǎn) 30． 用ROM實現(xiàn)四位二進制碼到四位循環(huán)碼的轉(zhuǎn)換，要求存儲器的容量為（ ）。 A．8 B．16 C．32 D．64 31． 下列信號中，（ ）是數(shù)字信號。 A．交流電壓 B.開關(guān)狀態(tài) C.交通燈狀態(tài) D.無線電載波 32． 余3碼10001000對應(yīng)2421碼為（ ） A. 01010101 B. 10000101 C. 10111011 D. 11101011 33． 若邏輯函數(shù)，則F和G相與的結(jié)果為（ ） A. B. 1 C. D. 0 34． 為實現(xiàn)D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，圖所示的虛線框內(nèi)應(yīng)是（ ） A. 或非門 B. 與非門 C. 異或門 D. 同或門 35． 完全確定原始狀態(tài)表中的五個狀態(tài)A、B、C、D、E，若有等效對A和B，B和D，C和E，則最簡狀態(tài)表中只含（ ）個狀態(tài) A.2 B.3 C.1 D.4 36． 下列觸發(fā)器中，沒法約束條件的是（ ） A. 時鐘觸發(fā)器 B. 基本觸發(fā)器 C. 主從觸發(fā)器 D. 邊沿D觸發(fā)器 37． 組合邏輯電路輸出與輸入的關(guān)系可用（ ）描述 A.真值表 B.狀態(tài)表 C.狀態(tài)圖 D.邏輯表達式 38． 實現(xiàn)兩個4位二進制數(shù)相乘的組合電路，其輸入輸出端個數(shù)應(yīng)為（ ） A.4入4出 B.8入8出 C.8入4出 D.8入5出 39． 組合邏輯電路中的險象是由于（ ）引起的 A.電路未達到最簡 B.電路有多個輸出 C.電路中的時延 D.邏輯門類型不同 40． 設(shè)計一個五位二進制碼的奇偶位發(fā)生器，需要（ ）個異或門 A.2 B.3 C.4 D.5 41． 下列觸發(fā)器中，（ ）不可作為同步時序邏輯電路的存儲元件。 A.基本R-S觸發(fā)器 B.D觸發(fā)器 C.J-K觸發(fā)器 D.T觸發(fā)器 42． 構(gòu)造一個模10同步計數(shù)器，需要（ ）觸發(fā)器 A.3個 B.4個 C.5個 D.10個 43． 實現(xiàn)同一功能的Mealy型同步時序電路比Moore型同步時序電路所需要的（ ） A.狀態(tài)數(shù)目更多 B.狀態(tài)數(shù)目更少 C.觸發(fā)器更多 D.觸發(fā)器一定更少 44． 同步時序電路設(shè)計中，狀態(tài)編碼采用相鄰編碼法的目的是（ ） A.減少電路中的觸發(fā)器 B.提高電路速度 C.提高電路可靠性 D.減少電路中的邏輯門 45． 脈沖異步時序邏輯電路的輸入信號可以是（ ） A.模擬信號 B.電平信號 C.脈沖信號 D.時鐘脈沖信號 46． 電平異步時序邏輯電路不允許兩個或兩個以上輸入信號（ ） A.同時為0 B.同時為1 C.同時改變 D.同時出現(xiàn) 47． 脈沖異步時序邏輯電路中的存儲元件可以采用（ ） A.時鐘控制RS觸發(fā)器 B.D觸發(fā)器 C.基本RS觸發(fā)器 D.JK觸發(fā)器 48． 八路數(shù)據(jù)選擇器應(yīng)有（ ）個選擇控制器 A.2 B.3 C.6 D.8 49． 移位寄存器T1194工作在并行數(shù)據(jù)輸入方式時，MAMB取值為（ ） A.00 B.01 C.10 D.11 50． 半導(dǎo)體存儲器（ ）的內(nèi)容在掉電后會丟失 A.MROM B.RAM C.EPROM D.E2PROM 51． EPROM是指（ ） A.隨機讀寫存儲器 B.只讀存儲器 C.可擦可編程只讀存儲器 D.電可擦可編程只讀存儲器 52． 用PLA進行邏輯設(shè)計時，應(yīng)將邏輯函數(shù)表達式變換成（ ） A.異或表達式 B.與非表達式 C.最簡“與—或”表達式 D.標(biāo)準(zhǔn)“或—與”表達式 53． 補碼1.1000的真值為（ ） A.+1.1000 B.-1.1000 C.-0.1000 D.-0.0001 54． 下列哪個函數(shù)與邏輯函數(shù)F= A⊙B不等（ ） A. B. C. D. 55． PROM、PLA、和PAL三種可編程器件中，（ ）是不能編程的 A.PROM的或門陣列 B.PAL的與門陣列 C.PLA的與門陣列和或門陣列 D.PROM的與門陣列 56． 下列中規(guī)模通用集成電路中，（ ）屬于組合邏輯電路 A.4位計數(shù)器T4193 B.4位并行加法器T693 C.4位寄存器T1194 D.4位數(shù)據(jù)選擇器T580 57． 數(shù)字系統(tǒng)中，采用（ ）可以將減法運算轉(zhuǎn)化為加法運算 A.原碼 B.補碼 C. Gray碼 D.反碼 58． 十進制數(shù)555的余3碼為（ ） A.101101101 B.010101010101 C.100010001000 D.010101011000 59． 下列邏輯門中，（ ）不屬于通用邏輯門 A.與非門 B.或非門 C.或門 D.與或非門 60． n個變量構(gòu)成的最小項mi和最大項Mi之間，滿足關(guān)系（ ） A. B. C. D. 參考答案如下：1-5 ABCDB 6-10 CCCBC 11-15 ACDDD 16-20 CACBA 21-25 CCAAB 26-30 BDCCD 31-35 （BC）C（AC ）DA 36-40 （CD）（AD）BCC 41-45 A B B D （CD）46-50 C（ABCD）BDB 51-55 CCCAD 56-60 （BD）（BD）CC（BC） 二、填空題 1. ( 496 ) 的8421碼為 010010010110 。 2. 補碼只有( 一 ) 種零的表示形式。 3. 邏輯變量反映邏輯狀態(tài)的變化，邏輯變量僅能取值 ( “0”或“1” )。 4. 如果A，B中只要有一個為1，則F為l；僅當(dāng)A，B均為0時，F(xiàn)才為0。該邏輯關(guān)系可用式子 (F=A+B )表示。 5. 在非邏輯中，若A為０，則F為1；反之， (若A為l，則F為0 ) 。 6. 基本的邏輯關(guān)系有 ( 與、或、非 ) 三種。 7. 邏輯表達式是由( 邏輯變量和“或”、“與”、“非”3種運算符 )所構(gòu)成的式子。 8. 邏輯函數(shù)表達式有 (“積之和”表達式與“和之積”表達式 )兩種基本形式。 9. 假如一個函數(shù)完全由最小項所組成，那么這種函數(shù)表達式稱為 ( 標(biāo)準(zhǔn)“積之和” )表達式。 10. 3個變量最多可以組成( 8 )個最小項。 11. n個變量的所有最大項的( “積” )恒等于0。 12. 在同一邏輯問題中，下標(biāo)相同的最小項和最大項之間存在( 互補 )關(guān)系。 13. 求一個函數(shù)表達式的標(biāo)準(zhǔn)形式有兩種方法，(一種是代數(shù)轉(zhuǎn)換法，另一種是真值表轉(zhuǎn)換法 ) 。 14. 最簡邏輯電路的標(biāo)準(zhǔn)是:( 門數(shù)最少；門的輸入端數(shù)最少；門的級數(shù)最少 ) 。 15. 邏輯函數(shù)化簡的三種方法，即(代數(shù)化簡法、卡諾圖化簡法和列表化簡法 )。 16. ( N ) 個變量的卡諾圖是一種由2的n次方個方格構(gòu)成的圖形。 17. 一個邏輯函數(shù)可由圖形中若干方格構(gòu)成的區(qū)域來表示，并且這些方格與包含在函數(shù)中的各個(最小項 )相對應(yīng)。 18. 一只四輸入端或非門，使其輸出為1的輸入變量取值組合有( 1 )種。 19. 邏輯函數(shù)化簡的目的是 ( 簡化電路的結(jié)構(gòu)，使系統(tǒng)的成本下降。 ) 。 20. 常見的化簡方法有( 代數(shù)法、卡諾圖法和列表法 ) 三種。 21. F=A+BC的最小項為( m3,m4,m5,m6,m7 )。 22. 代數(shù)化簡法是運用 ( 邏輯代數(shù)的公理和基本定理 )對邏輯函數(shù)表達式進行化簡。 23. 所謂邏輯上相鄰的最小項是指這樣兩個乘積項，如果它們都包含(有n個變量，且這n個變量中僅有一個變量是不同的 )，則稱這兩個乘積項是相鄰的。 24. 化簡多輸出函數(shù)的關(guān)鍵是(通過反復(fù)試探和比較充分利用各個輸出函數(shù)間的公共項 ) 。 25. ( 代數(shù)化簡法 )和卡諾圖化簡法都可用來化簡多輸出函數(shù)。 26. 對于兩輸入的或非門而言，只有當(dāng)為( A、B同時為0時 )時輸出為１。 27. 組合邏輯電路在任意時刻的穩(wěn)定輸出信號取決于（ 此時的輸入 ?。?。 28. 全加器是一種實現(xiàn)（ 計算一位二進制數(shù)和的電路 ?。┕δ艿倪壿嬰娐?。 29. 半加器是指兩個( 同位二進制數(shù) ) 相加。 30. 組合邏輯電路由( 門 ) 電路組成。 31. 組合邏輯電路的設(shè)計過程與 ( 分析 )過程相反。 32. 根據(jù)電路輸出端是一個還是多個，通常將組合邏輯電路分為 ( 單輸出和多輸出 )兩類。 33. 設(shè)計多輸出組合邏輯電路，只有充分考慮(各函數(shù)共享 )，才能使電路達到最簡。 34. 組合邏輯電路中輸出與輸入之間的關(guān)系可以由( 真值表、卡諾圖、邏輯表達式等 ) 來描述。 35. 我們一般將競爭分為：( 臨界競爭和非臨界競爭 )兩種。 36. 函數(shù)有（與或式 或與式 ）兩種標(biāo)準(zhǔn)表達式。 37. 使為1的輸入組合有（ 7 ）個。 38. 時序邏輯電路按其工作方式不同，又分為（同步時序邏輯電路 ）和（異步時序邏輯電路 ）。 39. 同步時序電路的一個重要組成部分是存儲元件，它通常采用（ 觸發(fā)器 ）構(gòu)成。 40. 當(dāng)R=1，S=1時，基本RS觸發(fā)器的次態(tài)輸出為（ 保持 ） 。 41. JK觸發(fā)器的次態(tài)主要與（J，K，CP ）因素有關(guān)。 42. D觸發(fā)器的次態(tài)主要與（ D，CP ）因素有關(guān)。 43. 僅具有清0和置 1功能的觸發(fā)器是（D觸發(fā)器 ）。 44. 僅具有"保持"和"翻轉(zhuǎn)"功能的觸發(fā)器是（T觸發(fā)器 ）。 45. 延遲元件可以是(專用的延遲元件 )，也可以利用( 帶反饋的組合電路本身的內(nèi)部延遲性能 ) 。 46. 一般來說，時序邏輯電路中所需的觸發(fā)器n與電路狀態(tài)數(shù)N 應(yīng)滿足如下關(guān)系式：（ 2n>=N ）。 47. 由于數(shù)字電路的各種功能是通過(邏輯運算和邏輯判斷 )來實現(xiàn)的，所以數(shù)字電路又稱為數(shù)字邏輯電路或者邏輯電路。 48. 二進制數(shù)1101.1011轉(zhuǎn)換為八進制為 ( 15.54 ) 。 49. 十六進制數(shù)F6.A轉(zhuǎn)換成八進制數(shù)為 ( 64 ) 。 50. 常見的機器數(shù)有：（原碼、反碼和補碼 ）。 三、判斷題 1. “0”的補碼只有一種形式。正確 2. 奇偶校驗碼不但能發(fā)現(xiàn)錯誤，而且能糾正錯誤。錯誤 3. 二進制數(shù)0.0011的反碼為0.1100。錯誤 4. 邏輯代數(shù)中，若AB = A + B，則有A=B。正確 5. 根據(jù)反演規(guī)則，邏輯函數(shù)的反函數(shù)錯誤 6. 用卡諾圖可判斷出邏輯函數(shù)與邏輯函數(shù)互為反函數(shù)。正確 7. 若函數(shù)F和函數(shù)G的卡諾圖相同，則函數(shù)和函數(shù)相等。錯誤 8. 門電路帶同類門數(shù)量的多少稱為門的扇出數(shù)。正確 9. 三態(tài)門有三種輸出狀態(tài)（即輸出高電平、輸出低電平和高阻狀態(tài)），分別代表三種不同的邏輯值。錯誤 10. 觸發(fā)器有兩個穩(wěn)定狀態(tài)：稱為“1”狀態(tài)，稱為“0”狀態(tài)。錯誤 11. 同一邏輯電路用正邏輯描述出的邏輯功能和用負(fù)邏輯描述出的邏輯功能應(yīng)該一致。錯誤 12. 對時鐘控制觸發(fā)器而言，時鐘脈沖確定觸發(fā)器狀態(tài)何時轉(zhuǎn)換，輸入信號確定觸發(fā)器狀態(tài)如何轉(zhuǎn)換。正確 13. 采用主從式結(jié)構(gòu)，或者增加維持阻塞功能，都可解決觸發(fā)器的“空翻”現(xiàn)象。正確 14. 設(shè)計包含無關(guān)條件的組合邏輯電路時，利用無關(guān)最小項的隨意性有利于輸出函數(shù)化簡。正確 15. 對于多輸出組合邏輯電路，僅將各單個輸出函數(shù)化為最簡表達式，不一定能使整體達到最簡。正確 16. 組合邏輯電路中的競爭是由邏輯設(shè)計錯誤引起的。錯誤 17. 在組合邏輯電路中，由競爭產(chǎn)生的險象是一種瞬間的錯誤現(xiàn)象。正確 18. 同步時序邏輯電路中的存儲元件可以是任意類型的觸發(fā)器。錯誤 19. 等效狀態(tài)和相容狀態(tài)均具有傳遞性。錯誤 20. 最大等效類是指含狀態(tài)數(shù)目最多的等效類。錯誤 21. 一個不完全確定原始狀態(tài)表的各最大相容類之間可能存在相同狀態(tài)。正確 22. 同步時序邏輯電路設(shè)計中，狀態(tài)編碼采用相鄰編碼法是為了消除電路中的競爭。錯誤 23. 同步時序邏輯電路中的無效狀態(tài)是由于狀態(tài)表沒有達到最簡導(dǎo)致的。錯誤 24. 如果一個時序邏輯電路中的存儲元件受統(tǒng)一時鐘信號控制，則屬于同步時序邏輯電路。正確 25. 電平異步時序邏輯電路不允許兩個或兩個以上的輸入同時為1。錯誤 26. 電平異步時序邏輯電路中各反饋回路之間的競爭是由于狀態(tài)編碼引起的。錯誤 27. 并行加法器采用超前進位的目的是簡化電路結(jié)構(gòu)。錯誤 28. 進行邏輯設(shè)計時，采用PLD器件比采用通用邏輯器件更加靈活方便。正確 29. 采用串行加法器比采用并行加法器的運算速度快。錯誤 四、簡答題 1. 與普通代數(shù)相比邏輯代數(shù)有何特點？ 2. 什么是邏輯圖？試述由邏輯函數(shù)畫出邏輯圖的方法？ 3. 邏輯函數(shù)式、真值表和邏輯圖三者之間有什么關(guān)系？ 4. 代數(shù)法化簡主要有哪些步驟？ 5. 卡諾圖在構(gòu)造上有何特點？ 6. 已知函數(shù)的邏輯表達式怎樣得到它的卡諾圖？ 7. 組合邏輯在結(jié)構(gòu)上有何特點？ 8. 在數(shù)字電路中為什么要采用二進制？它有何特點？ 9. 機器數(shù)與真值有何區(qū)別? 10. 在進行邏輯設(shè)計和分析時我們怎樣看待無關(guān)項？ 11. 什么叫最小項和最大項?為什么把邏輯函數(shù)的“最小項之和”表達式及“最大項之積”表達式稱為邏輯函數(shù)表達式的標(biāo)準(zhǔn)形式? 12. 用代數(shù)化簡法化簡邏輯函數(shù)與用卡諾圖化簡邏輯函數(shù)各有何優(yōu)缺點? 13. 用"或非"門實現(xiàn)邏輯函數(shù)的步驟主要有哪些？ 14. 為什么要進行組合邏輯電路的分析？ 15. 與組合電路相比，時序電路有何特點？ 16. 什么叫最大相容類? 17. 簡述觸發(fā)器的基本性質(zhì)。 18. 為什么同步時序電路沒有分為脈沖型同步時序電路和電平型同步時序電路？ 19. 異步時序邏輯電路與同步時序邏輯電路有哪些主要區(qū)別? 20. 設(shè)[X]補=x0.x1x2x3寫出下列提問的條件： ⑴ 若使X>1/8，問x0，x1，x2，x3應(yīng)滿足什么條件？ ⑵ 若使1/8下載提示(請認(rèn)真閱讀)
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