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1、第四章 組合邏輯電路,4-1 概述 4-2 組合邏輯電路的分析和設(shè)計 4-3 若干常用的組合邏輯電路 4-4 組合邏輯電路中的競爭冒險現(xiàn)象,4.1 概述,1.組合邏輯電路的特點(diǎn),任意時刻的輸出僅僅取決于該時的輸入，與電路原來的狀態(tài)無關(guān)。,其輸出端的邏輯式為,此電路為半加器，當(dāng)輸入端的值一定時，輸出的取值也隨之確定，與電路的過去狀態(tài)無關(guān)，無存儲單元，屬于組合邏輯電路。,2. 邏輯功能的描述,邏輯功能的描述可以用邏輯函數(shù)、邏輯圖及真值表來實(shí)現(xiàn)。由于邏輯圖不夠直觀，一般需要將其轉(zhuǎn)換成邏輯函數(shù)或真值表的形式。,對于任何一個多輸入、多輸出的組合邏輯電路來講，都可以用4.1.2所示框圖來表示。,其中：a1

2、、 a2 an表示輸入變量，y1、y2 ym表示輸出變量，,4.1 概述,其輸出輸入的邏輯關(guān)系可表述為,在電路結(jié)構(gòu)上信號的流向是單向性的，沒有從輸出端到輸入端的反饋。電路的基本組成單元是邏輯門電路，不含記憶元件。但由于門電路有延時，故組合邏輯電路也有延遲時間。,4.1 概述,4.2.1 組合邏輯電路的分析方法,4.2 組合邏輯電路的分析方法和設(shè)計方法,組合邏輯電路分析就是給定某邏輯電路，分析其邏輯功能。,分析的步驟為：,a. 由所給電路寫出輸出端的邏輯式；,b.將所得的邏輯式進(jìn)行化簡；,d. 由真值表分析電路的邏輯功能，即是做什么用的。,c. 由化簡后的邏輯式寫出輸出輸入的真值表；,例4.2.

3、1 分析圖 4.2.1所示邏輯電路的邏輯功能。,4.2.1 組合邏輯電路的分析方法,解：a.由圖可得,b.化簡：,c.由上述最簡邏輯式可得輸出輸入的真值表,d.由真值表可知此電路為非一致電路，即輸入A、B、C取值不一樣時輸出為1,否則為0.其電路的特點(diǎn)是無反變量輸入。,4.2.1 組合邏輯電路的分析方法,例4.2.2 分析圖4.2.2所示電路的邏輯功能,解：由4.2.2圖可得,其邏輯功能為半加器。,4.2.1 組合邏輯電路的分析方法,練習(xí)：如圖4.2.3所示電路，分析其邏輯功能。,解：輸出端的邏輯式為,輸出輸入真值表為,由真值表可知，為全加器,4.2.1 組合邏輯電路的分析方法,4.2.2 組

4、合邏輯電路的設(shè)計方法,組合邏輯電路的設(shè)計就是根據(jù)給出的實(shí)際邏輯問題，求出實(shí)現(xiàn)這一邏輯功能的最簡單邏輯電路。,所謂的最簡就是指實(shí)現(xiàn)的電路所用的器件數(shù)最少、器件的種類最少、器件之間的連線也最少。,其步驟為,一、 進(jìn)行邏輯抽象,1. 分析事件的邏輯因果關(guān)系，確定輸入變量和輸出變量；,2.定義邏輯狀態(tài)的含義，即邏輯狀態(tài)的賦值；,3.根據(jù)給定的邏輯因果關(guān)系列出邏輯真值表。,邏輯抽象的步驟,二 、寫出邏輯函數(shù)式,4.2.2 組合邏輯電路的設(shè)計方法,根據(jù)對電路的具體要求和實(shí)際器件的資源情況而定。,如與非與非式，或非或非式等。,五 、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯電路的連接圖。,六 工藝設(shè)計,由得到的

5、真值表寫出輸出變量的邏輯函數(shù)式。,三、 選定器件的類型,四 、將邏輯函數(shù)化簡或變換成適當(dāng)?shù)匦问?組合邏輯電路的設(shè)計過程也可用圖4.2.4的框圖來表示,4.2.2 組合邏輯電路的設(shè)計方法,邏輯函數(shù)形式的變換,一、與或式化為與非與非式利用反演定理,例4.2.4 將下式Y(jié)=AC+BC用與非門實(shí)現(xiàn)，并畫出邏輯圖。,解：用二次求反，將第一級非號用摩根定理拆開，第二級保持不變。,如果本身有反變量輸入，則用二級與非門就可實(shí)現(xiàn)該函數(shù)，其邏輯電路如圖2.5.10所示。,如果只有原變量輸入，另外要用與非門實(shí)現(xiàn)反相C ，其邏輯電路如圖2.5.11所示,二、將與或式化為與或非式,,例4.2.5將Y=AC+BC 用與或

6、非門實(shí)現(xiàn)，畫出邏輯圖。,解：先用反演定理求函數(shù)Y的反函數(shù)Y ，并整理成與或式，將該與或式添上反號即為Y的與或非表達(dá)式。,這就可用與或非門實(shí)現(xiàn)。其電路如圖2.5.12所示,多余項,三、將與或式化為或非或非式,,解：先將函數(shù)Y化為與或非形式，再用反演定理將每個乘積項化為或非形式，就可得到或非或非式。,例4.2.6 將下式Y(jié)=AC+BC 用或非門實(shí)現(xiàn)。,其實(shí)現(xiàn)電路如圖2.5.13所示,或者先寫成最大項之積形式，再兩次取反，利用反演定理得到或非式,,,,例4.2.7設(shè)計一個監(jiān)視交通信號燈狀態(tài)的邏輯電路,抽象 輸入變量: 紅（R）、黃（A）、綠（G） 輸出變量： 故障信號（Z） 2. 寫出邏輯表達(dá)式,

7、選用小規(guī)模SSI器件 4. 化簡 5. 畫出邏輯圖,例4.2.8設(shè)兩個一位二進(jìn)制數(shù)A和B，試設(shè)計判別器，若AB,則輸出Y為1，否則輸出Y為0.,解：1.由題意列出真值表為,2. 由真值表寫出輸出端的邏輯式,3. 畫出邏輯電路圖，如圖4.2.5所示,4.2.2 組合邏輯電路的設(shè)計方法,例4.2.9 設(shè) x 和y 是兩個兩位的二進(jìn)制數(shù)，其中xx1 x2，yy1 y2，試設(shè)計一判別器，當(dāng)x y 時，輸出為1； 否則為0，試用與非門實(shí)現(xiàn)這個邏輯要求。,解：根據(jù)題意列出真值表為,由真值表寫出輸出函數(shù)式為,卡諾圖為,則化簡后的邏輯函數(shù)為,邏輯電路為,4.4 組合邏輯電路中的競爭-冒險現(xiàn)象,4.4.1 競爭

8、-冒險現(xiàn)象及成因,二、因“競爭”而可能在輸出產(chǎn)生尖峰脈沖的現(xiàn)象，稱為“競爭-冒險”。,一、什么是“競爭” 兩個輸入“同時向相反的邏輯電平”變化，稱存在“競爭”,,,,,,,tpd,,,,,,,,,,,,t1 t2 t3 t4,A,Y,tpd,A,tpd,4.4.1 競爭冒險現(xiàn)象及其成因,4.4.2 檢查競爭冒險現(xiàn)象的方法,1.如果輸出端門電路的兩個輸入信號A和A是輸入變量A經(jīng)過兩個不同的傳輸途徑而來，則當(dāng)輸入變量A的狀態(tài)發(fā)生突變時輸出端有可能產(chǎn)生尖峰脈沖，故只要輸出端的邏輯函數(shù)在一定條件下能簡化成YA A或 YA A,則可判定存在競爭冒險現(xiàn)象,2.計算機(jī)輔助分析,3.實(shí)驗(yàn)的方法,4.4.3

9、 消除競爭-冒險現(xiàn)象的方法 一、接入濾波電容 尖峰脈沖很窄，用很小的電容就可將尖峰削弱到 VTH 以下。 二、引入選通脈沖 取選通脈沖作用時間， 在電路達(dá)到穩(wěn)定之后， P的高電平期的輸出信號 不會出現(xiàn)尖峰。,三、修改邏輯設(shè)計,例4.4.1 試判斷電路是否存在競爭冒險，已知任何瞬時輸入變量只可能有一個改變狀態(tài)。若存在競爭冒險，應(yīng)如何修改電路。,解：輸出端的邏輯式為,當(dāng)BC1時，,故此電路存在競爭冒險現(xiàn)象。,若將上述邏輯式改為,則當(dāng)BC1時，無論A 如何變化，Y1.A的狀態(tài)不會再引起競爭冒險現(xiàn)象。,4.3 若干常用的組合邏輯電路,4.3.1 編碼器,編碼：為了區(qū)分一系列不同的事物，將其中的每個事物

10、用二值代碼表示。,編碼器：由于在二值邏輯電路中，信號是以高低電平給出的，故編碼器就是把輸入的每一個高低電平信號變成一個對應(yīng)的二進(jìn)制代碼。,編碼器分為普通編碼器和優(yōu)先權(quán)編碼器。根據(jù)進(jìn)制可分為二進(jìn)制編碼器和二十進(jìn)制編碼器,I0I7為信號輸入端，高電平有效；Y2Y1Y0為三位二進(jìn)制代碼輸出端，由于輸入端為8個，輸出端為3個，故也叫做8線3線編碼器,一、 普通編碼器,4.3.1 編碼器,如3位二進(jìn)制普通編碼器，也稱為8線3線編碼器,4.3.1 編碼器,利用無關(guān)項化簡得到其輸出端邏輯式為,特點(diǎn)：任何時刻只允許輸入一個編碼信號,其邏輯電路如圖4.3.2所示,4.3.1 編碼器,圖4.3.2 3位二進(jìn)制編碼

11、器（8線3線編碼器）,二、優(yōu)先編碼器,特點(diǎn)：允許同時輸入兩個以上的編碼信號，但只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。 8線-3線優(yōu)先編碼器 （設(shè)I7優(yōu)先權(quán)最高I0優(yōu)先權(quán)最低）,,,低電平,74HC148,選通信號,選通信號,,為0時，電路工作無編碼輸入,為0時，電路工作有編碼輸入,附加輸出信號的狀態(tài)及含意,控制端擴(kuò)展功能舉例：,例：用兩片8線-3線優(yōu)先編碼器 16線-4線優(yōu)先編碼器 其中， 的優(yōu)先權(quán)最高 ,,,,,,,,,,第一片為高優(yōu)先權(quán) 只有(1)無編碼輸入時，(2)才允許工作 第(1)片 時表示對 的編碼 低3位輸出應(yīng)是兩片的輸出的“或”,,三、 二十進(jìn)制優(yōu)先編碼器74LS

12、147,將十個信號編成10個BCD代碼。,4.3.1 編碼器,其中：,I9 I0為10個輸入信號， I9的優(yōu)先權(quán)最高， I0的優(yōu)先權(quán)最低； Y3 Y0為四位二進(jìn)制BCD碼的輸出端,注：1. 當(dāng)I0有輸入信號，其他輸出為高電平，輸出Y3 Y2 Y1 Y01111；,4.3.1 編碼器,2. 輸出代碼為對應(yīng)二進(jìn)制BCD碼的反碼，如I60時，輸出為Y3 Y2 Y1 Y01001 ，為0110的反碼,三、 二十進(jìn)制優(yōu)先編碼器74LS147,4.3.2 譯碼器,譯碼:將每個輸入的二進(jìn)制代碼譯成對應(yīng)的輸出高、低電平信號。常用的譯碼器:二進(jìn)制譯碼器、二十進(jìn)制譯碼器和顯示譯碼器。,一、二進(jìn)制譯碼器,將N位二進(jìn)

13、制代碼譯成2N個高低電平信號。如3線8線譯碼器。,圖4.3.6 3線8線譯碼器的框圖,其真值表如表,4.3.2 譯碼器,各輸出端邏輯式為,,稱為最小項譯碼器,設(shè)Vcc5V，輸入信號的高低電平為3V和0V，二極管導(dǎo)通壓降為0.7V,4.3.2 譯碼器,1.二極管與門陣列構(gòu)成的3位二進(jìn)制譯碼器,例如：A2A1A0=010時，則只有Y21,4.3.2 譯碼器,注：二極管構(gòu)成的譯碼器優(yōu)點(diǎn)是電路比較簡單。缺點(diǎn)是電路的輸入電阻低輸出電阻高。另外存在輸出電平移動問題。通常用在中大規(guī)模的集成電路中。,2.中規(guī)模集成譯碼器74HC138,4.3.2 譯碼器,圖4.3.8,附加 控制端,輸出端低電平有效,輸入端,

14、輸出端的邏輯式可以寫成,4.3.2 譯碼器,其邏輯功能表為,4.3.2 譯碼器,b. 當(dāng)S11，S2 S30時，譯碼器處于工作狀態(tài),4.3.2 譯碼器,4.3.2 譯碼器,c. 當(dāng)譯碼器工作時，輸出端的邏輯式為,或?qū)懗?輸出端的邏輯式是以輸入的三個變量最小項取反的形式，故這種譯碼器也叫最小項譯碼器。,4.3.2 譯碼器,例3.3.2 試用兩片3線8線譯碼器74HC138組成4線16線譯碼器，將輸出的4位二進(jìn)制代碼D3 D2 D1 D0譯成16個獨(dú)立的低電平信號Z0 Z15,解：74HC138功能表,利用S1和S2及S3,4.3.2 譯碼器,4.3.2 譯碼器,圖4.3.10,,D3=0（1）片

15、工作，（2）片不工作,D3=1（1）片不工作，（2）片工作,,二十進(jìn)制譯碼器就是將10個BCD代碼譯成10個高低電平的輸出信號。,74HC42即為二十進(jìn)制的譯碼器其輸出端邏輯式為,二 、二十進(jìn)制譯碼器,4.3.2 譯碼器,圖4.3.11,4.3.2 譯碼器,三、用譯碼器設(shè)計組合邏輯電路,1. 基本原理,由于譯碼器的輸出為最小項取反，而邏輯函數(shù)可以寫成最小項之和的形式，故可以利用附加的門電路和譯碼器實(shí)現(xiàn)邏輯函數(shù)。,2. 舉例,例4.3.1 利用74HC138設(shè)計一個多輸出的組合邏輯電路，輸出邏輯函數(shù)式為：,解：先將要輸出的邏輯函數(shù)化成最小項之和的形式,將要實(shí)現(xiàn)的輸出邏輯函數(shù)的最小項之和的形式兩次

16、取反,4.3.2 譯碼器,圖4.3.12,例4.3.2 試?yán)?線8線譯碼器74HC138及與非門實(shí)現(xiàn)全減器，設(shè)A為被減數(shù)，B為減數(shù)，CI為低位的借位，D為差，CO為向高位的借位。,解： a.由題意得出輸出、輸入真值表,b. 將輸出端邏輯式寫成最小項之和的形式，并利用反演定律化成與非與非式。,c.由74HC138的輸出可知,故：,d. 其實(shí)現(xiàn)的電路圖如圖4.3.13所示,例4.3.3 由3線8線譯碼器74HC138所組成的電路如圖4.3.14所示，試分析該電路的邏輯功能。,解：各輸出端的邏輯式為,輸出輸入的真值表為,由真值表可以看出XX2X1X0作為輸入3位二進(jìn)制數(shù)，ZZ2Z1Z0作為輸出的3

17、位二進(jìn)制數(shù)，當(dāng)X5時，Z0;當(dāng)2X5時，ZX2.,四 、顯示譯碼器,1.七段字符顯示器,即用七段字符顯示09個十進(jìn)制數(shù)碼，常用的七段字符顯示器有半導(dǎo)體數(shù)碼管和液晶顯示器兩種。,a. 半導(dǎo)體數(shù)碼管（LED七段顯示器)：,圖4.3.15,4.3.2 譯碼器,(1) 半導(dǎo)體數(shù)碼管每段都是一個發(fā)光二極管（LED），材料不同，LED發(fā)出光線的波長不同，其發(fā)光的顏色也不一樣。,(2) 半導(dǎo)體數(shù)碼管分共陰極和共陽極兩類。,4.3.2 譯碼器,(3) 半導(dǎo)體數(shù)碼管的優(yōu)點(diǎn)是工作電壓低，體積小、壽命長、可靠性高、響應(yīng)時間短、亮度高等。缺點(diǎn)為工作電流大（10mA）。,4.3.2 譯碼器,b.液晶顯示器（LCD顯示器

18、）：,液晶是一種既有液體的流動性又具有光學(xué)特性的有機(jī)化合物。它的透明度和呈現(xiàn)的顏色是受外加電場的影響，利用這一點(diǎn)做成七段字符顯示器。,液晶顯示器的最大優(yōu)點(diǎn)是功耗極低，工作電壓也低，但亮度很差，另外它的響應(yīng)速度較低。一般應(yīng)用在小型儀器儀表中。,如共陰極數(shù)碼管BS201A,,4.3.2 譯碼器,當(dāng)某段加高電平時，則點(diǎn)亮，加低電平時，熄滅。那么如果顯示某一數(shù)字如“3”，則abcdg11111，fe00。,2. BCD- 七段顯示譯碼器,,,,,4.3.2 譯碼器,從真值表畫出Ya Yg的卡諾圖，圈“0”然后求反可得各輸出端的邏輯式,各輸出端的邏輯式為,4.3.2 譯碼器,注：BCD七段顯示譯碼器，不

19、是最小項譯碼器，它是將4位BCD碼譯成7個代碼，廣義上也是譯碼器。,7448是就是按照上面的邏輯式設(shè)計，并添加一些附加控制端和輸出端，集成的BCD七段顯示譯碼器，可以驅(qū)動共陰極數(shù)碼管。,4.3.2 譯碼器,圖4.3.16,其中：,A3A0:四位BCD碼的輸入端,YaYg：驅(qū)動數(shù)碼管七段字符的7個輸出端,4.3.2 譯碼器,其邏輯符號如圖4.3.17所示,,,,,,,,,,,,,4.3.2 譯碼器,燈測試輸入端LT：,當(dāng)LT0 時，Ya Yg全部置為1，使得數(shù)碼管顯示“8”,,,,,4.3.2 譯碼器,滅零輸入RBI：,當(dāng)A3 A2 A1A0 0000時，若RBI0，則Ya Yg全部置為0，滅燈

20、,,4.3.2 譯碼器,,,,,滅燈輸入/滅零輸出BI/RBO ：,當(dāng)做為輸入端時，若BI/RBO 0，無論輸入A3 A2A1A0為何種狀態(tài)，無論輸入狀態(tài)是什么，數(shù)碼管熄滅，稱滅燈輸入控制端,當(dāng)做為輸出端時，只有當(dāng)A3 A2A1A00000，且滅零輸入信號RBI0時，BI/RBO 0，輸入稱滅零輸出端： 因此BI/RBO 0表示譯碼器將本來應(yīng)該顯示的零熄滅了,4.3.2 譯碼器,利用RBI 和RBO 的配合，實(shí)現(xiàn)多位顯示系統(tǒng)的滅零控制，圖4.3.19為有滅零控制的8位數(shù)碼顯示系統(tǒng),4.3.2 譯碼器,數(shù)據(jù)選擇其就是在數(shù)字信號的傳輸過程中，從一組數(shù)據(jù)中選出某一個來送到輸出端，也叫多路開關(guān)。,一、

21、 數(shù)據(jù)選擇器的工作原理,3.3.3 數(shù)據(jù)選擇器,現(xiàn)以雙4選1數(shù)據(jù)選擇器74HC153為例說明數(shù)據(jù)選擇器的工作原理,其內(nèi)部電路如圖4.3.20所示,圖4.3.20,輸出端的邏輯式為,其中數(shù)據(jù)選擇器的邏輯圖形符號如圖4.3.21所示其中之一的數(shù)據(jù)選擇器的邏輯圖如圖4.3.22所示,,4.3.3 數(shù)據(jù)選擇器,圖4.3.21,其中對于一個數(shù)據(jù)選擇器：,4.3.3 數(shù)據(jù)選擇器,其真值表如下表所示,4.3.3 數(shù)據(jù)選擇器,4.3.3 數(shù)據(jù)選擇器,4.3.3 數(shù)據(jù)選擇器,解：,例4.3.4試用雙4選1數(shù)據(jù)選擇器74HC153組成8選1數(shù)據(jù)選擇器。,4.3.3 數(shù)據(jù)選擇器,圖4.3.22,輸出端的邏輯式為,二

22、、 用數(shù)據(jù)選擇器設(shè)計組合邏輯電路,4.3.3 數(shù)據(jù)選擇器,若將A1、A0作為兩個輸入變量，D10D13為第三個變量的輸入或其他形式，則可由4選1數(shù)據(jù)選擇器實(shí)現(xiàn)3變量以下的組合邏輯函數(shù)。,二、 用數(shù)據(jù)選擇器設(shè)計組合邏輯電路,4.3.3 數(shù)據(jù)選擇器,例4.3.5 分別用4選1和8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù),同理，具有n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何形式輸入變量數(shù)不大于n1的組合邏輯函數(shù)。,4.3.3 數(shù)據(jù)選擇器,解：（1）用四路數(shù)據(jù)選擇器實(shí)現(xiàn),若將B、C作為地址輸入線，A或其他形式作為各數(shù)據(jù)的輸入端，將所給的邏輯函數(shù)表示成最小項之和地形式，即,雙4選1數(shù)據(jù)選擇器74HC153的一個4選1數(shù)據(jù)

23、選擇器的輸出端邏輯函數(shù)為,4.3.3 數(shù)據(jù)選擇器,則和所給函數(shù)相比較得,令A(yù)1=B，A0C，D101，D11D12D13A,(2)由8選1數(shù)據(jù)選擇器實(shí)現(xiàn),先將所給邏輯函數(shù)寫成最小項之和形式，即,其電路連線如圖4.3.23所示,4.3.3 數(shù)據(jù)選擇器,8選1數(shù)據(jù)選擇器74HC151的輸出端邏輯式為,比較上面兩式，令: A2A，A1B，A0=C， D1D2D3=0， D0D4=D5=D6=D7=1,比較上面兩式，令: A2A，A1B，A0=C， D1D2D3=0， D0D4=D5=D6=D7=1,例4.3.6試用雙4選1數(shù)據(jù)選擇器74HC153構(gòu)成全減器，設(shè)A為被減數(shù)，B為減數(shù)，CI為低位

24、的借位，D為差，CO為向高位的借位。,解：全減器的真值表為,輸出端的邏輯式為,比較令：,4.3.3 數(shù)據(jù)選擇器,4.3.4 加法器,一、1位加法器,1.半加器,半加器是只考慮兩個1位二進(jìn)制數(shù)相加，不考慮低位的進(jìn)位。,其真值表為,輸出端的邏輯式為,4.3.4 加法器,,2. 全加器,全加器除了加數(shù)和被加數(shù)外，還要考慮低位的進(jìn)位。,其輸出端的邏輯式為,4.3.4 加法器,4.3.4 加法器,雙全加器74LS183的內(nèi)部電路是按下式構(gòu)建的，如圖4.3.27所示,圖4.3.27,二 、多位加法器,1.串行進(jìn)位加法器（行波進(jìn)位加法器）,圖4.3.28所示電路為4位全加器，由于低位的進(jìn)位輸出接到高位的進(jìn)位

25、輸入，故為串行進(jìn)位加法器。,4.3.4 加法器,圖4.3.28,圖4.3.28,4.3.4 加法器,輸出邏輯式為,2.超前進(jìn)位加法器,為了提高速度，若使進(jìn)位信號不逐級傳遞，而是運(yùn)算開始時，即可得到各位的進(jìn)位信號，就是超前進(jìn)位（Carry Lookahead）加法器。,4.3.4 加法器,由全加器真值表可知，高位的進(jìn)位信號的產(chǎn)生是在兩種情況下：在AB1；在AB1且CI1。故向高位的進(jìn)位信號為,設(shè)GiAiBi為進(jìn)位生成函數(shù)，Pi AiBi為進(jìn)位傳遞函數(shù)，則上式可寫成,4.3.4 加法器,和為：,74LS283就是采用這種超前進(jìn)位的原理構(gòu)成的4 位超前進(jìn)位加法器，其內(nèi)部電路如圖4.3.29所示,4.

26、3.4 加法器,圖4.3.29,超前進(jìn)位加法器提高了運(yùn)算速度，但同時增加了電路的復(fù)雜性，而且位數(shù)越多，電路就越復(fù)雜。,其中：A3A0為一個四位二進(jìn)制數(shù)的輸入；B3B0為另一個二進(jìn)制數(shù)的輸入；CI為最低位的進(jìn)位；CO是最高位的進(jìn)位；S3S0為各位相加后的和。,4.3.4 加法器,三 、用加法器設(shè)計組合邏輯電路,如果能將要產(chǎn)生的邏輯函數(shù)能化成輸入變量與輸入變量相加，或者輸入變量與常量相加，則用加法器實(shí)現(xiàn)這樣邏輯功能的電路常常是比較簡單。,例4.3.7 利用4位超前進(jìn)位加法器74LS283器件組成的電路如圖4.3.31所示，試分析電路所能完成的邏輯功能。,4.3.4 加法器,4.3.4 加法器,則當(dāng)

27、Y70時，74LS283(1)：A30,A2D6，A1=D5，A0D4，74LS283(2)：A3D3,A2D2，A1=D1，A0D0， CI=0,做加法后和為 Y7Y0=0D6-D0.,4.3.4 加法器,則當(dāng)Y71時，74LS283(1)：A31,A2D6，A1=D 5，A0D 4，74LS283(2)：A3D 3, A2D 2，A1=D 1，A0D 0， CI=1,做加法后和為 Y7Y0=1D 6D 0 +1,,4.3.4 加法器,故此電路是一個帶符號位的二進(jìn)制求補(bǔ)碼電路，Y7為符號位，輸入二進(jìn)制數(shù)碼為D6D0.,例4.3.8 將BCD的8421碼轉(zhuǎn)換為余3碼,4.3.4 加法器,解：,

28、故實(shí)現(xiàn)的電路如圖4.3.32所示,圖4.3.32,3.3.5 數(shù)值比較器,實(shí)現(xiàn)比較兩個數(shù)值大小的邏輯電路即為比較器。,一 、1位數(shù)值比較器,設(shè)有一位二進(jìn)制數(shù)A和B比較有三種可能結(jié)果,實(shí)現(xiàn)的電路如圖4.3.33所示,圖4.3.33,二 、多位數(shù)值比較器,例如：比較兩個4為二進(jìn)制數(shù)A3 A2 A1 A0和B3 B2 B1 B0，輸出為Y（AB)、 Y（A=B)和Y（A

29、于擴(kuò)展,其中：Y（AB)為比較結(jié)果輸出端；A3A0及B3B0為兩個相比較的4位數(shù)碼輸入端； I（AB)為擴(kuò)展端。,其邏輯圖形符號如圖4.3.35所示,3.3.5 數(shù)值比較器,其輸出端的邏輯式為,3.3.5 數(shù)值比較器,當(dāng)比較兩個4位數(shù)時，應(yīng)使 I（A=B)=I(AB)=1，I(A