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1、DRAM芯片制造工藝,0301080106,柳沐璇,DRAM在VLSI半導(dǎo)體產(chǎn)品中產(chǎn)量最高，并且在半導(dǎo)體工業(yè)中DRAM是最具競爭力的市場之一。盡可能的增加每個晶圓上芯片的數(shù)量，提高成品率，同時盡量降低工藝的復(fù)雜性和成本對DRAM廠商來說是必要的。通常來說，對低成本工藝的需求導(dǎo)致DRAM晶體管的性能滯后于那些高性能的邏輯線路。廠商通過改變DRAM的結(jié)構(gòu)來盡量滿足近年市場對更高性能的DRAM的需求。,DRAM的市場,DRAM價格下降和價格波動,相關(guān)芯片尺寸的縮小是使DRAM的均價可以持續(xù)不斷的降低的唯一辦法。在最近幾年，廠商不再對市場引進下一代DRAM產(chǎn)品，而是利用新一代DRAM產(chǎn)品的技術(shù)發(fā)展來減

2、小已經(jīng)批量生產(chǎn)的DRAM芯片的尺寸。,隨著新一代DRAM容量的增大，DRAM芯片尺寸在不斷增加,DRAM單元結(jié)構(gòu)的演變,DRAM存儲器單元由一個MOS和一個儲存電荷的電容器構(gòu)成。它利用這個電容器上的電荷的有無來記憶1bit信息。記憶電容器需要一定的電容值，不過為了縮小存儲器單元面積和提高記憶密度，重要的是減小記憶電容器在硅上所占的面積，因此電容器的結(jié)構(gòu)從最初的平面型電容器發(fā)展到深槽電容器和堆疊電容器等。深槽電容器的思想是在硅襯底上開出深槽，在其側(cè)面形成電容。堆疊電容器是在硅表面上形成像高層建筑那樣的結(jié)構(gòu)，它可以有效地利用芯片面積，但是這種結(jié)構(gòu)會使工藝變得復(fù)雜，從而增加了成本。,平面型,深槽型,

3、堆疊型,襯底基板深槽型,電容器在位線上方的堆疊型,深槽式電容器與堆疊式電容器的比較,以目前DRAM發(fā)展的趨勢，不論是深槽式電容器或堆迭式電容器都已證明可以用在1G4G DRAM制造上。只是在量產(chǎn)時的優(yōu)良率及制程穩(wěn)定性仍有待觀察。比較這2種不同技術(shù)所發(fā)展出來的DRAM結(jié)構(gòu)，不難發(fā)現(xiàn)深槽電容器記憶體所具有的發(fā)展?jié)摿Γ海?）堆迭電容器DRAM在1Gb 以上必須使用的新介電材料，會遷動一連串新設(shè)備的開發(fā)，包括蝕刻、清洗、及沉積設(shè)備。投資龐大，增加半導(dǎo)體廠的風險。深槽式電容器DRAM的深槽蝕刻是現(xiàn)有技術(shù)的延伸，可以立即在現(xiàn)有廠房中更換部分設(shè)備，快速進入量產(chǎn)。（2）深槽電容器的制程整合相對單純，所需光罩數(shù)

4、目較少。由于電容器在電晶體形成之前已深埋于硅圓表面以下12m。CMOS或任何其他MOS元件的性能可以不受電容器制造過程的改變而做大幅調(diào)整。但堆迭電容器架構(gòu)于位元線上方以增加電容面積（COB）。新材料或新制造流程的介入，會對前段MOS元件的性能及制程整合做全面性的更改。（3）深槽電容器元件位于硅圓表面以下，平坦化程度優(yōu)于堆迭電容器結(jié)構(gòu)。這項特點是深槽電容器記憶體與其他邏輯元件進行制程整合時最大的優(yōu)勢。未來市場上所殷切昐望功能強大的嵌入式記憶體（EMbEDDED DRAM），及含有記憶體元件的系統(tǒng)整合晶片（SoC），可以架構(gòu)在深槽電容器的平臺之上，在同一層次與其他元件做高密度及多樣化的制程整合。,

5、,深槽電容器的歷史背景,以蝕刻方式在硅晶圓表面下方挖掘深槽形成電容器，在20世紀80年代存在著許多不同的設(shè)計，如德儀的TTC (Trench Transistor Cell)，日本NTT的IVEC（Isolation-merged Vertical Capacitor)，NEC的BSE（Buried Storage Electrode），及IBM的SPT（Substrate Plate Trench）。發(fā)展至今，以IBM SPT為基礎(chǔ)的深槽電容器，以技術(shù)聯(lián)合發(fā)展方式擴散至歐洲及亞洲成為今日深槽電容器記憶體的主流。其間經(jīng)歷數(shù)次重要技術(shù)變革。表1列出從4Mb發(fā)展到256Mb的4個時代之間，電容器重

6、要參數(shù)的演變：,,256M深槽電容器制造流程,深槽電容器的制程流程主要可區(qū)分為3個階段：（1）深槽蝕刻制程（見圖47） ；（2）電容介電層及上下基板制程（見圖812） ；（3） 埋藏式連接帶BS的形成（見圖1317） 。,深槽電容器制作的第一大障礙就是以電槳蝕刻方式，在硅圓下方形成超高寬深比（aspect ratio)的深槽孔洞。電槳蝕刻技術(shù)以反應(yīng)離子刻蝕RIE（ReactiveIonEtch)的設(shè)備為基礎(chǔ)，用鹵素氣體形成Si對SiO2 硬光罩的高蝕刻比。硬光罩（HARD mask)材料的選擇，在05m時代，加入磁場形成磁增強反應(yīng)離子刻蝕MERIE（magneticallyEnhanced R

7、IE)及025m時代的環(huán)形偶極子磁體反應(yīng)離子刻蝕DrmRie（DIPOlERingmagnet rie)，皆可增加電槳密度及方向性，使寬深比30。,1.深槽蝕刻制程,進入0175m時代之后，機臺設(shè)備無重大突破，而是以制程整合方式發(fā)展不同硬光罩材料以增加蝕刻的選擇比。一般以濕蝕刻率較快的硼氧化硅（BSG)做為主（見圖4，5），以便于深槽完成后可以完全去除。,Photoresist 光刻膠 Anti Reflect Coating 防反射涂層 mask oxide 氧化物掩膜 pad nitride 墊氮化層 pad oxide 墊氧化層,為增加蝕刻選擇比，可在BSG之上增加一層多晶硅。因雙頻（D

8、ualFrequency) Rie蝕刻機的發(fā)展，更進一步將深槽蝕刻延伸至011m時代以后。深槽蝕刻依深度不同可區(qū)分為兩大部分：上半部約1m深度有項圈氧化硅的部分要形成約89的導(dǎo)角以避免后續(xù)多晶硅的沉積產(chǎn)生空洞及隙縫，影響電容讀寫（見圖6）。,Photoresist 光刻膠 Anti Reflect Coating 防反射涂層 mask oxide 氧化物掩膜 pad nitride 墊氮化層 pad oxide 墊氧化層,其余下半部是電容器構(gòu)成部分，要盡量維持垂直延伸到深槽底部，以獲得最大基板面積（見圖7）。導(dǎo)角大小決定于蝕刻氣體HBR（溴化氫）/NF3/O2中的O2分壓，及晶圓表面的溫度。O

9、2與Si反應(yīng)的生成物會覆在溝壁上，減小溝孔的尺寸，形成導(dǎo)角。而生成物的多少決定于反應(yīng)時晶圓上的溫度。,Photoresist 光刻膠 Anti Reflect Coating 防反射涂層 mask oxide 氧化物掩膜 pad nitride 墊氮化層 pad oxide 墊氧化層,,,,,,,,,,,,,,,,,,,,,,,氧化物掩膜,墊氮化層,墊氧化層,P型襯底,,,,,,,,,防反射涂層,光刻膠,深槽刻蝕制程,原則O2含量及晶圓溫度愈高，導(dǎo)角角度愈大。深槽深度的極限是決定于所謂的遞減效應(yīng)（lAG Effect），也就是蝕刻率會隨深度增加而遞減，直到蝕刻率等于零。這種現(xiàn)象造成深槽深度與蝕

10、刻時間無關(guān)，而決定于蝕刻開始時的cd大小。以目前機臺設(shè)備的能力，可達到寬深比50以上，足以應(yīng)付到1Gb DRAM以后的時代。在去除硬光罩之后，深槽清洗是另一個重要步驟。一般是用含有HF/EG（乙二醇）的混酸，與溝壁有完全的潤濕性（wetability），并可去除蝕刻反應(yīng)的生成物。由于深槽內(nèi)壁在清洗后會略為擴大，混酸的另一功能是能將保護底材的氮化硅（Silicon nitride）在水平方向回蝕一些，避免形成氮化硅層突出部分，影向后制程多晶硅的填入。,2.電容介電層及上下基板制程,深槽時代器制造的第2階段包括上下基板，NO介電質(zhì)，及項圈氧化硅絕緣層的形成。其制程流程由圖712說明。首先在深槽壁的

11、周圍底材上形成一層n埋藏基板 BP（BURIED PlATE)做為時代器的下基板。,形成的方法是先以LPCVD方式沉積砷摻雜氧化硅在深槽內(nèi)壁（見圖8），再以光阻回蝕方式將上方約15m的砷氧化硅去除，使生成BP的區(qū)域遠離電晶體元件的工作區(qū)域（見圖9）。,Poly Si Fill 多晶硅填充物 Collar oxide 項圈氧化層 ono dielectric 洋子介電層 pad nitride 墊氮化層 pad oxide 墊氧化層,之后，再以LPCVD方式填入一層TEOS四乙基原硅酸鹽（tetraethyl orthosilicate）覆蓋層（CAP LAVER）以防止摻雜向外擴散。經(jīng)過回火處

12、理后，砷氧化硅的摻雜擴散到底材內(nèi)，形成電容器的下基板（見圖10）。在去除深槽壁砷氧化硅之后，進行NO介電層沉積。沉積之前先以濕蝕刻方式將溝壁內(nèi)所有氧化物去除，再進入爐管內(nèi)以inSitu（原位）氮化法，用NH3及N2將溝壁上的原始氧化層（native Oxide）轉(zhuǎn)為氮氧化物（Sion）。,Poly Si Fill 多晶硅填充物 Collar oxide 項圈氧化層 ono dielectric 洋子介電層 pad nitride 墊氮化層 pad oxide 墊氧化層,再接著以LPCVD方式沉積Si3N4介電質(zhì)，并以再氧化（REOxidation）修補氮化物表面的缺陷。最后再將NDOPED（N

13、摻雜）多晶硅填入深槽中，形成NO電容器（見圖11）。這個階段的最后步驟是形成項圈氧化硅絕緣層。對于16Mb以上高密度記憶體陣列，電容器和電晶體元件的水平距離愈靠近，甚至部分區(qū)域相互重迭。為避免相互干擾，項圈氧化層提供了垂直方向與電晶體元件的隔離，并與Sti連接，形成記憶體單位元件之間絕緣層的一部分。,Poly Si Fill 多晶硅填充物 Collar oxide 項圈氧化層 ono dielectric 洋子介電層 pad nitride 墊氮化層 pad oxide 墊氧化層,制程步驟首先將多晶硅蝕刻至Pwell的下方，稱為Recess（凹槽）1，再以濕蝕刻去除NO介電層部分，并以熱氧化方

14、式修補溝壁上電漿蝕刻損傷。項圈氧化硅以CVD方式沉積TEOS，加上回火處理使致密化（Densification），最后再以蝕刻方式將表面氧化硅去除，形成側(cè)壁（Sidewall)項圈氧化硅絕緣層（圖12）。,Poly Si Fill 多晶硅填充物 Collar oxide 項圈氧化層 ono dielectric 洋子介電層 pad nitride 墊氮化層 pad oxide 墊氧化層,,,,,,,,,,,,,多晶硅填充物,墊氮化層,墊氧化層,P型襯底,,,,,,,TEOS覆蓋層+回火處理,,,NDOPED多晶硅,,,,項圈氧化硅絕緣層,電容電介質(zhì)及上下基板的制程,,3.埋藏式連接帶BEST（

15、buried strap）的形成,記憶體元件的讀寫路徑是靠一層連接帶（Strap）連接電容器基板與電晶體源極。連接帶的形成由4Mb的平面式SS，演進為3D SS，再進入256 Mb的BEST埋藏式連接帶。BEST制程流程示意圖。首先將第二次填入深槽內(nèi)的導(dǎo)電多晶硅（Poly II）蝕刻到底材以下約120 nm（見圖13）稱為Recess（凹槽）2，建立BEST的底部，為確保BEST與源極之間的通路，先以傾斜角度的離子植入（BS implant）在底材做nDOPANT（摻雜物）的植入，之后以濕蝕刻將Recess2周圍的項圈氧化硅去除，暴露出底材（見圖14）。,Poly Si Fill 多晶硅填充物

16、 Collar oxide 項圈氧化層 ono dielectric 洋子介電層 cap oxide帽氧化層 doped oxide 摻雜氧化層 pad nitride 墊氮化層 pad oxide 墊氧化層,UNDOPED 或DOPED的多晶硅（BS Poly）在第3次填入深槽之前，在爐管內(nèi)通入微量氧氣以對底材暴露的BEST界面形成一層薄的氧化層，阻止底材缺陷及差排的移動所造成的漏電。填入之后，以cmP化學機械平坦化方式將表面的多晶硅移除（見圖15，16）。,Poly Si Fill 多晶硅填充物 Collar oxide 項圈氧化層 ono dielectric 洋子介電層 cap oxi

17、de帽氧化層 doped oxide 摻雜氧化層 pad nitride 墊氮化層 pad oxide 墊氧化層,最后再以蝕刻方式將多晶硅表面移到底材下方50 nm（Recess3），決定BEST的上方界面（見圖17）。BEST本身的導(dǎo)電性來自于下方Poly II DOPANT的擴散。Recess2及Recess3的相對深度決定了BEST與源極界面的阻抗，而Recess3上方到晶圓表面的區(qū)域會在Sti氧化層形成時做為電容器與其上方字位線之間的隔離層。這兩個蝕刻制程是BEST中的關(guān)鍵步驟。用BEST在底材下方連接電容器基板與電晶體源極可以大幅縮小記憶體單位元件面積，及改進晶圓平坦化效果。而它的缺

18、點是對元件Vt的影響。深槽CD的大小，BS離子植入深度，及濕蝕刻制程等等，都會改變Channel length導(dǎo)致Vt的不穩(wěn)定性。這也是未來可能限制深槽式電容器應(yīng)用在4Gb DRAM以上的主要障礙。,Poly Si Fill 多晶硅填充物 Collar oxide 項圈氧化層 ono dielectric 洋子介電層 cap oxide帽氧化層 doped oxide 摻雜氧化層 pad nitride 墊氮化層 pad oxide 墊氧化層,,,,,,,,,,,,,,,,,,,,BS implant,,,,,,,,,,,BS Poly,Buried Strap,,埋藏式連接帶BS的形成,墊氮

19、化層,墊氧化層,P型襯底,展望未來進入90 nm以下Gb DRAM的時代交替中，深槽電容器記憶體將面臨幾個重要技術(shù)瓶頸的挑戰(zhàn)：（1）深槽蝕刻的寬深比能力需達到60以上。（2）高濃度的摻雜能夠填入并擴散到深槽側(cè)壁上，壓抑DEPlETION并且不能產(chǎn)生SEAMS及VOIDS 。例如氣相摻雜技術(shù)開發(fā)（GAS PHASE Doping)。（3）電容介質(zhì)的等效厚度要接近3 nm 。如同堆迭式電容器記憶體技術(shù)藍圖，無可避免的要面對新電容介質(zhì)的使用（Alumina,HSG)。（4）BEST制程的Vt控制能力，及等比縮小的能力（Scalability）。垂直式電容器（Vertical Buried Strap

20、 trench,veri BEST）制程已在011m時代驗證，預(yù)計將應(yīng)用于75 nm以下4Gb DRAM量產(chǎn)。這是一個革命性的晶格設(shè)計，可以突破8F2的晶格設(shè)計瓶頸。 嵌入式記憶體的最大挑戰(zhàn)就是DRAM及l(fā)ogic元件在閘門的制程整合。DRAM強調(diào)高密度，位元線接觸窗及S/D的制程注重低漏電，而logic注重速度，常應(yīng)用雙閘門,金屬化閘門及S/D制程。這兩種不同需求造成閘氧化層厚度，閘門材質(zhì)結(jié)構(gòu)，及S/D材質(zhì)的不同。綜上所述，深槽電容器對嵌入式DRAM造成的制程整合問題較少，困難度較低，只要依據(jù)嵌入式DRAM應(yīng)用產(chǎn)品的特性，適當調(diào)整元件速度、密度、Retention time、功率及制造成本之間的平衡，深槽電容器記憶體技術(shù)將廣泛的用在未來嵌入式DRAM的產(chǎn)品中。,展望,Thank！,The end,