汽車自動清洗機PLC控制系統(tǒng)設計,汽車自動清洗機PLC控制系統(tǒng)設計,汽車,自動,清洗,plc,控制系統(tǒng),設計 存檔編碼：無無錫錫太太湖湖學學院院 2013 屆屆畢畢業(yè)業(yè)作作業(yè)業(yè)周周次次進進度度計計劃劃、檢檢查查落落實實表表 系別：信機系 班級：機械93 學生姓名：錢輝 課題（設計）名稱：汽車自動清洗機PLC控制系統(tǒng)設計 開始日期：2012年11月12日周次起止日期工作計劃、進度每周主要完成內容存在問題、改進方法指導教師意見并簽字備 注1-32012年11月12日-2012年12月2日查閱相關資料，完成開題報告按照任務書要求查閱論文相關參考資料，填寫畢業(yè)設計開題報告書參考資料不太詳細，資料比較少，要將各論文中設計整合分析4-102012年12月3日-2013年1月20日指導專業(yè)實訓，了解企業(yè)結構進入工廠實習，了解企業(yè)生產流程初次進入工廠，對生產不太熟悉，需要加強動手能力，虛心請教112013年2月11日-2月16日查找一篇與論文相關的學術性英文資料，并完成翻譯查找一篇關于PLC的的英文資料，并完成翻譯有待加強英語的學習，對專業(yè)詞匯不是太熟悉122013年2月18日-2月23日清洗機總體該方案的設計查閱相關文獻，進行總體初步設計設計方案有問題，不太能實現(xiàn)132013年3月4日-3月8日完成總體方案設計根據查閱資料以及老師意見，確定總體方案無問題142013年3月4日-3月9日主電路設計根據總體方案，進行主電路的設計對于電路的保護不熟悉，需加強學習152013年3月11日-3月16日電路中電動機選型根據方案要求以及主電路，選出合適的電動機無問題162013年3月18日-3月23日確定I/O地址分配及接線圖根據主電路圖以及清洗機工作流程，做出相應的地址分配地址分配不完全，進一步分析確定172013年3月25日-3月30日完成I/O地址分配及接線圖根據之前的分配地址和進一步分析，確定最終的地址分配及接線圖沒問題182013年4月1日-4月6日進行PLC選型根據地址分配，輸入輸出端口等條件選擇合適的PLCPLC型號較多，難以抉擇，根據原則選擇最合適的192012年4月8日-4月13日編寫程序梯形圖根據地址分配，PLC型號，還有清洗機工作流程，寫出程序梯形圖STEP7軟件不太熟悉，需要進行相關的學習，熟練使用它202013年4月15日-4月20日開始寫作說明書完成緒論,總體方案設計，電氣控制系統(tǒng)的的寫作無問題212013年4月22日-4月27日完成說明書初稿寫作完成PLC控制系統(tǒng)，結論,致謝,參考文獻各章的寫作,完成論文的初稿PLC控制系統(tǒng)的設計比較繁瑣，根據設計步驟來一步一步設計222013年4月29日-5月3日說明書二稿寫作、修改將整篇文章的脈絡、細節(jié)加以完善，用詞準確，不出現(xiàn)病句等。有很多細節(jié)錯誤，將文章整體復查一邊，避免出現(xiàn)語句上的和細節(jié)方面的錯誤232013年5月6日-5月10日修改說明書并定稿說明書按照模板進行修改格式經常出錯，要熟練使用word各項功能242013年5月13日-5月18日說明書及相關資料、圖紙打印裝訂打印說明書和圖紙及相關資料論文格式嚴格按照學校的規(guī)范標準進行修改,完善252013年5月20日-5月25日整理資料，準備答辯整理資料，并熟讀資料，做好充分準備存在很多細節(jié)方面的錯誤，應認真檢查并及時改正 說明：1、“工作計劃、進度”、“指導教師意見并簽字”由指導教師填寫，“每周主要完成內容”，“存在問題、改進方法”由學生填寫。2、本表由各系妥善歸檔，保存?zhèn)洳?。周次起止日期工作計劃、進度每周主要完成內容存在問題、改進方法指導教師意見并簽字備 注無錫太湖學院 　信 機　系 　機械工程及自動化 　專業(yè) 畢 業(yè) 設 計論 文 任 務 書 一、題目及專題： 1、題目　　汽車自動清洗機PLC控制系統(tǒng)設計 　　 2、專題　 　 二、課題來源及選題依據 隨著我國汽車保有量的持續(xù)增加，汽車清洗作為汽車保養(yǎng)的一個前提工序，就顯得越來越重要。開發(fā)汽車自動清洗機對于節(jié)約水資源和環(huán)境保護，提高勞動生產率具有重要意思。本課題屬工程設計類課題，要求完成汽車自動清洗機的PLC控制系統(tǒng)設計。通過本設計，可以幫助同學加深對本專業(yè)的相關知識理解和提高綜合運用專業(yè)知識能力。 三、本設計（論文或其他）應達到的要求： ① 了解汽車自動清洗機的工作原理，國內外的研究發(fā)展現(xiàn)狀； ② 熟練掌握有關計算機繪圖軟件，并繪制有關電路圖紙，編制PLC控制程序； ③ 熟練掌握PLC控制系統(tǒng)的知識； ④ 掌握有關工藝流程設計、控制系統(tǒng)主電路、控制電路和電氣元件的選型設計。 四、接受任務學生： 班 　　姓名 五、開始及完成日期： 自2012年11月12日 至2013年5月25日 六、設計（論文）指導（或顧問）： 指導教師　　　　　　　簽名 簽名 　　　　　　　簽名 教研室主任 　　　　　　〔學科組組長研究所所長〕　　　　　　　簽名 　　 　　系主任 　　　　　　簽名 2012年11月12日 編號 無錫太湖學院 畢業(yè)設計（論文） 相關資料 題目： 汽車自動清洗機PLC控制系統(tǒng)設計 信機 系 機械工程及自動化專業(yè) 學 號： 　　　　　　　 學生姓名： 指導教師： 　 （職稱：副教授 ） （職稱： ） 2013年5月25日 目 錄 一、畢業(yè)設計（論文）開題報告 二、畢業(yè)設計（論文）外文資料翻譯及原文 三、學生“畢業(yè)論文（論文）計劃、進度、檢查及落實表” 四、實習鑒定表 無錫太湖學院 畢業(yè)設計（論文） 開題報告 題目： 汽車自動清洗機PLC控制 系統(tǒng)設計 信機 系 機械工程及自動化 專業(yè) 學 號： 學生姓名： 指導教師： （職稱：副教授 ） （職稱： ） 2012年11月25日 課題來源 自擬 科學依據（包括課題的科學意義；國內外研究概況、水平和發(fā)展趨勢；應用前景等） （1） 課題科學意義 隨著我國汽車保有量的持續(xù)增加，汽車清洗作為汽車保養(yǎng)的一個前提工序，就顯得越來越重要。開發(fā)汽車自動清洗機對于節(jié)約水資源和環(huán)境保護，提高勞動生產率具有重要意思。本課題屬工程設計類課題，要求完成汽車自動清洗機的PLC控制系統(tǒng)設計。通過本設計，可以幫助學生加深對本專業(yè)的相關知識理解和提高綜合運用專業(yè)知識能力 （2） 汽車自動清洗機研究概況 汽車清洗是近兒年才在我國逐漸發(fā)展起來的新興行業(yè)，具備資金和技術門檻低的特點。由于從國家到地方，相關的行業(yè)標準不是十分完備，對場地、環(huán)保、設備、技術、經營管理等方面都缺乏明確的規(guī)定和要求，導致本應被淘汰地洗車方式仍然在洗車市場上大行其道，而無水洗車、全白動電腦機械化洗車等先進的洗車方式卻在市場份額中占有很小的比例。在歐、美等發(fā)達國家，經過多年的發(fā)展，科學洗車的理念己深入人心，洗車市場的洗車方式有全自動電腦洗車機洗車、燕汽洗車和無水洗車，其中尤以全自動電腦洗車為主。在我國建設、美化城市，創(chuàng)建現(xiàn)代化城市的發(fā)展土題中，在全社會節(jié)約水資源、保護環(huán)境、可持續(xù)發(fā)展的潮流中，追求時尚、效率和環(huán)保已成為汽車美容服務行業(yè)的重要內容和發(fā)展方向。目前，城市落后的人工洗車方式己不能適應現(xiàn)代化城市的市容衛(wèi)生和行業(yè)發(fā)展的需求，也不符合企業(yè)的規(guī)模經營、專業(yè)化、規(guī)范化的要求，更談不上行業(yè)的可持續(xù)發(fā)展。要想中國的洗車行業(yè)健康有序地發(fā)展，當務之急，必須推廣科學的、環(huán)保的、符合中國國情的科學洗車方式，要用新的理念、新的思路和新的方法來管理洗車行業(yè)，提升行業(yè)的形象和競爭力。 全自動電腦洗車機，順應時代的需要應運而生。它的出現(xiàn)是向傳統(tǒng)洗車方式的挑戰(zhàn)，必將引起洗車行業(yè)市場一場激烈的竟爭和帶來根本性的變革。中國的洗車行業(yè)要發(fā)展，必須與國際洗車業(yè)接軌，縮小與國際先進洗車行業(yè)的差距。因此，推廣和應用全自動洗車機勢在必行。 研究內容 （1） 了解汽車自動清洗機的工作原理，國內外的研究發(fā)展現(xiàn)狀； （2） 完成汽車自動清洗機控制系統(tǒng)設計； ?全白動洗車機的總體方案設計 ?全自動洗車機電氣控制系統(tǒng)設計 ?全自動洗車機PLC控制系統(tǒng)軟件設計 （3） 完成有關工藝流程設計、控制系統(tǒng)主電路、控制電路和電氣元件的選型設計。 （4） 熟練掌握有關計算機繪圖軟件，并繪制有關電路圖紙，編制PLC控制程序； 完成設計說明書的撰寫，并翻譯外文資料1篇。 擬采取的研究方法、技術路線、實驗方案及可行性分析 通過對汽車清洗機功能要求和運行過程的分析，確定汽車清洗機的總體設計方案，對水循環(huán)處理系統(tǒng)進行設計。并主要進行汽車清洗機驅動和控制系統(tǒng)的設計。針對汽車清洗機的特點，采用電力和氣壓驅動兩種驅動方式，為后續(xù)精密控制頂刷、側刷和吹干系統(tǒng)的運行滿足仿形要求創(chuàng)造了條件。在控制部分，應用傳感器和可編程序控制器技術，對汽車清洗機PLC控制系統(tǒng)進行了硬件設計和控制軟件編程。 研究計劃及預期成果 研究計劃： 2012年11月12日-2012年12月2日：按照任務書要求查閱論文相關參考資料，填寫畢業(yè)設計開題報告書 2012年12月3日-2013年1月20日：進入工廠實習，了解企業(yè)生產流程。 2013年2月11日-2月16日：查找一篇關于PLC的的英文資料，并完成翻譯。 2013年2月18日-3月9日：確定汽車自動清洗機的總體方案以及主電路圖。 2013年3月11日-3月16日：電路中電動機選型。 2013年3月18日-2013年3月30日：確定I/O地址分配及接線圖。 2013年4月1日-2013年4月13日：完成PLC的選型以及編寫梯形圖。 2013年4月15日-2013年5月10日：撰寫論文和相關資料。 2013年5月13日-2013年5月25日：完成論文，準備答辯。 預期成果： 按照計劃完成本課題的設計，可以基本實現(xiàn)汽車自動清洗機的工作要求。所設計的控制程序，能夠基本實現(xiàn)。 特色或創(chuàng)新之處 （1）主題明確，有針對性，安全，效率高，通用性強。 （2）使用簡易，功能完善，成本較低。 已具備的條件和尚需解決的問題 條件：PLC控制的基礎知識，與課題相關的資料、期刊、文摘等 問題：PLC的編程軟件及一些汽車清洗機方面的知識 指導教師意見 指導教師簽名： 年 月 日 教研室（學科組、研究所）意見 教研室主任簽名： 年 月 日 系意見 主管領導簽名： 年 月 日 英文原文 Journal of Software Engineering and Applications, 2011, 4, 172-180 doi:10.4236/jsea.2011.43019 Published Online March 2011 (http://www.SciRP.org/journal/jsea) Development of Equivalent Virtual Instruments to PLC Functions and Networks Mohammad A. K. Alia, Tariq M. Younes, Mohammad Abu Zalata Mechatroncis Engineering Department, Faculty of Engineering Technology, Al-Balqa Applied University, Amman, Jordan. Email: makalalia2000@yahoo.com, tariqmog@hotmail.com, abuzalata@yahoo.com Received February 20th, 2011; revised March 5th, 2011; accepted March 10th, 2011. ABSTRACT This research is a continuation to our work which was published in [1]. Eight different timing VIs are designed and tested. These include ON-Delay, OFF-Delay, Single Shot, Retriggerable Monostable, and Accumulative software-based timers. Using hardware programmable counter/timer chip (DAQ-STC-24bit) and PCI MIO-16E-1 DAQ board, another two precise timers are designed. At the end of the paper, for illustration purposes, an electro-pneumatic drive system was developed and controlled utilizing designed on-delay timers VI functions. Results of experiment show complete coincidence between the PLC-based control and Virtual PLC-based program results. Keywords: PLC, Virtual PLC, LabVIEW, Programmable Timers 1. Introduction In our work “Design of a virtual PLC using LabVIEW” we have shown how it is possible to create LabVIEW VIs which represent PLC functions and networks. We compared between PC-based and PLC-based control systems, and came to the fact that both systems are continuously developing in the same direction in order to obtain better programmability, connectivity and communication interfacing. At the time being the PC-based DCSs are suited for industrial applications. They are robust and they easily work in an open architecture mode, while PLCs are equipped with specific MMI software and pseudo-standard commutation software also. We have shown that in order to improve the programmability of PACs, we practically brought the PLC to the computer utilizing by that numerous advantages of computers such as multitasking, unlimited memory, high speed and the possibility of creating unlimited number of programmable objects such as counters, timers, shift registers and others. Because of the limited size of previous work, we were not able to cover other important VIs which may be used also as the analog of PLC functions. In this paper we shall develop different types of programmable timers using LabVIEW software [2] and NI DAQ board hardware also. The LabVIEW basic functions that provide timing on millisecond level are the “wait” and “wait for Next ms Multiple” VIs. Both are based on the same under lying mechanism. Most applications work comfortably with available LabVIEW measurements that resolve milliseconds, and many more operate with second resolution[3-4]. A few applications demand sub-millisecond resolution and response time, which is problematic due primarily to operating system and not a LabVIEW limitation[5]. If the application requires higher accuracy or resolution than the built-in timing functions can supply, then one will have to use some additional hardware, such as NI-DAQ boards or an external clock [6]. NI-boards have two 24bit counter chips and several on-board clocks that can be counted to produce accurate timing (intervals). With the DAQ counter-timer VIs, one can configure the on-board versatile hardware for a variety of tasks including the accurate generation of timed pulses, counting events, and the measurement of periods and frequencies. The counter output generates a pulse when a preprogrammed terminal count (TC) is reached. The pulse may be used for sequencing purposes. Similar hardware-based timing may be performed using windows API function “Query performance counter”. This function looks at a high resolution system hardware counter that runs at approximately 1.2 MHz or 0.8 microsecond count. The actual resolution, once we account for the delay in calling the function, will be considerably less, but still far better than one millisecond. Concerning Real-Time operating systems (RTOS), they are designed to run a single program with very precise timing. They can allow to run loops with nearly the same thing each iteration (typically within microseconds). Timing for hard RTOSs can be performed using the DAQ card’s internal clock, giving better accuracy than software timing functions [7]. At the time being, some hardware platforms feature an on-board FPGA, that may be programmed using LabVIEW FPGA module. NI ComactRIO and single-board RIO are examples. The default clock rate of LabVIEW FPGA is 40 MHz. General FPGA timing VIs [2] may generate one clock period. One-shot pulse or measure the period, pulse width, accumulate period over a specified number of pulses and count pulses over a specified period of time. Nevertheless FPGA VIs do not include ready On-delay timers, OFF-delay timers and momostable retriggerable timers which find extensive applications in PLC sequential control programs. Building on the above, the target of this work is to illustrate the design of different types of timing VIs using LabVIEW software in order to be used as programming elements in virtual PLC programs. 2. ON-Delay Timer 1) ON-Delay Timer-1 Figure 1 shows the front panel and the block diagram components of a software-based ON-Delay Timer. The loop iteration is indicated in seconds. Because the loop iteration starts from zero, the increment function is added in order to start it at one. Since the wait icon has 100 ms delay between every two iterations a factor of 10 is multiplied by timer preassigned value, in order to measure the time delay in seconds. After the application of enable signal it takes some delay time interval for the equal function to have a true state at the output. If the input signal is disabled, the timer output instantly changes to low state. 2) ON-Delay Timer-2 The components of the VI are shown in the block diagram, Figure 2. Initially the input signal is not enabled and the false case is activated. The output of select icon will be zero, which is lower than the timer preset value, and as a result of that the output of the timer is OFF. When the input signal is enabled the true case is executed and the select icon will output the value that comes form the output of the case structure. The initial value of the iteration local variable is zero, then it will be incremented after a delay caused by the wait icon, and then compared by timer preset value. When the output of the comparison function is true, the output of the timer becomes high. When the enable input signal becomes low, the output of the timer becomes low simultaneously. In this VI, the checking of the case structure is continuous at a scan rate equal to one millisecond, which is accepted for many applications. （a） （b） (c) Figure 1. On-delay timer-1, (a) The Block Diagram; (b) The Front Panel; (c) Subicon 3. OFF-Delay Time 1) OFF-Delay Timer-1 The front panel and block diagram are shown in Figure3. The while loop and other VI components are located inside the false case of the case structure. The true case has a local variable of the timer output, which is wired to the selector terminal. The enable input signal is connected to the selector terminal of the false case. 2) OFF-Delay Timer-2 The block diagram is given in Figure 4. When the input is enabled the true case is activated and the select icon will be selected to zero. In this case the output of the comparison function is false and the timer output is true. When the input signal is disabled the false case executes, and the select icon is selected to the value that comes from the output of the case structure. When the off-delay time interval elapses the output of the comparison function is true and the timer output is false. (a) (b) Figure 4. OFF delay timer 4, (a) True case; (b) False case 4. Single-Shot Timer The block diagram and front panel are shown in Figure 5. The Boolean indicator prevents the timer output to turn ON again after the elapse of the preset value of one-shot timer. During the false case the output is OFF, and during the comparison time the timer output enabled high. At the end of comparison the timer output is low again. 5. Retriggerable Monostable Timer VI Figure 6 shows the block diagram and the front panel of this timer. When the enable input switches ON, the timer output immediately turns ON and the timer starts timing. As soon as the preset time value has elapsed, the timer output switches OFF, even if the enable input is still ON. Every OFF to ON transition of the enable input resets the timer, i.e. the elapsed time is set to pre-set value and timer output is switched ON. Figure 7 shows a three mode delay timer. ON delay, OFF delay and Retriggerable Monostable timers are built in one block diagram, where the programmer can select the required timer mode. 6. Accumulative Timer–VI The timer block diagram and front panel are shown in Figure 8. The output of the add function and the timer preset value are connected to the equal comparison function. The output equal comparison function is connected to one terminal of the OR gate. The other input of the OR gate function is connected to the inverted input signal. The output of OR function is connected to conditional terminal of the while loop. (a) (b) (c) Figure 3. OFF-delay timer, (a) The block diagram; (b) The front panel; (c) Subicon. The conditional terminal is connected to one terminal of the AND gate. The other input of the AND gate is connected to local variable of the input signal. The output of the AND gate is the timer output. The while loop and above mentioned components are inside the true case of the case structure. When the input signal is not enabled the false case is activated, then the local variable of accumulative indicator has a zero value and that value will be stored in the current time indicator. The true case will be activated when the input signal is enabled. If the input signal is disabled before the equal comparison function is true, the false case is activated and the local variable of the loop iteration has that value at which the loop was stopped and this value will be stored in the current time indicator. If the input signal is activated again, the true case is activated and the previous operation is repeated again, where the loop iteration is added to the previous value, which is stored in the current timer indictor, then it is compared with the timer preset value. The process of enabling and displaying the input signal continues until the output of the equal comparison function becomes true and as a result the timer output turns ON. Figure 9 shows a designed VI in order to measure time interval in the range of nanoseconds. A hardware programmable counter/timer chip (DAQSTC-24 bit )and a hardware time base signal source located on PCI-MIO-16E-1 DAQ-Board are utilized. The program is built using the advance subVIs because they are more flexible than the easy VIs or intermediate VIs. A closely related issue is the use of two hardware counters for measurement of sampling time interval. In such a case the signal of interest is fed to a counter source terminal and to the gate terminal of another counter. The source terminal of the second counter is fed by a periodic clock signal with a much higher frequency than the expected sampling frequency. Normally, the internal time base of the counter provides more than adequate source to count (i.e. 20 MHZ and above). To receive an accurate indication of the time, both counters must start at the same instant. By diving the count of the second counter by the frequency we find the time. As an example, we shall consider an electro-pneumatic drive system. The drive circuit is given in Figure 10. PLC input/output assignments are given in Table 1. Input/output channels assignment for LabVIEW DAQboard are given in Table 2. System operation sequence is as follows:In order to initialize operation an external pushbutton is used. As a result of that solenoid valve (SV) is energized and cylinder out strokes. At the end of stroke the cylinder actuates limit switch (LS), which, enables an ON-Delay timer (T1). After the elapse of the timer preset time value the (SV) is deenergized and returns to its initial position. At this instance ON-Delay timer (T2) is enabled, up counter CTU is incremented, the timer T1 is disabled, and the solenoid valve is actuated again and the sequence repeats. The sequence is continued until the counter instantaneous count is equal to counter preset value and the sequence stops. For Siemens PLC (S7-214), the ladder diagram is shown in Figure 11, and the equivalentLabVIEW ladder diagram is shown in Figure 12. Experimental results show completely coincidence between both diagrams 7. Conclusions Using LabVIEW environment, seven different timing virtual instruments have been designed and tested. Applying the same approach it is possible to design a complete set of PLC functions in order to realize able PC-based virtual PLC. In this case the virtual PLC will gain the advantages of PC-Based control. REFERENCES [1] M. K. Abuzalata, M. A. Alia, et al., “Designing Virtual PLC Using LabVIEW”, Applied Sciences Engineering and Technology, Maxwell Science Publication, UK, Vol.2, No. 3, 2010, p. 288. [2] “Function and VI Reference Manual,” National Instruments,1998 Edition, Austin, USA. [3] K. L. A. Shley, “Analog Electronics with LabVIEW,” Prentice Hall PTR, 2003. [4] T. Mohioddin and M. Nawroki, “LabVIEW Advance Programming Techniques,” Second Edition, CRC Press, Boca Raton, 2006. [5] J. Essick, “Hands-on Introduction to LabVIEW for Scientists and Engineers,” Oxford University Press, USA,2008. [6] J. Y. Beyon, “Hands-on Exercise Manual for LabVIEW Programming, Data Acquisition and Analysis,” Prentice Hall PTR, USA, 2003. [7] B. E. Paton, “Sensors, Transducers and LabVIEW,” Prentice Hall International (UK) Limited, London, 1993. 中文譯文 軟件工程與應用,學報2011,4,172 - 180 開發(fā)與PLC功能和網絡等效的虛擬儀器 Mohammad A. K. Alia, Tariq M. Younes, Mohammad Abu Zalata Received February 20th, 2011; revised March 5th, 2011; accepted March 10th, 2011. 摘要 本研究是對我們工作的一個延續(xù),發(fā)表在[1]。設計和測試了八個不同的時間VIs。這包括延遲打開、延遲斷開、單發(fā)射擊、可在觸發(fā)的單穩(wěn)態(tài)、累計計時器軟件。使用硬件可編程計數器/定時器芯片設計(DAQ-STC-24bit)和PCI MIO-16E-1 DAQ板兩個精確的計時器。在本文的結尾，開發(fā)一個電動氣動驅動系統(tǒng)和利用對延遲計時器控制設計VI功能，來解釋。實驗結果顯示基于plc程序控制和基于plc虛擬兩者之間的結果是一致的。 關鍵詞：可編程控制器，PLC虛擬，虛擬儀器，可編程定時器 1、 介紹 我們的工作“使用虛擬儀器設計虛擬PLC”，我們已經表明我們可以創(chuàng)建代表的PLC功能和網絡的虛擬儀器?！∥覀儽容^基于PC和基于PLC的控制系統(tǒng),來得到兩個系統(tǒng)不斷在同一方向發(fā)展以取得更好的可編程性、連通性和連通接口。同時基于PC的DCSs是適合工業(yè)應用的。他們是健大的和他們輕松地工作在一個開放的架構模式,雖然PLC是配備特定的MMI軟件和偽標準變換軟件。我們表明,為了提高的可編程性PACs,我們幾乎把計算機的眾多優(yōu)點的PLC作為多任務,無限的記憶,高速和可能創(chuàng)造出無限數量的可編程對象如計數器、計時器、移位寄存器和其他。因為之前的工作規(guī)模有限,我們不能覆蓋其他重要的工作，使用和模擬PLC功能。本文我們開發(fā)不同類型的使用虛擬儀器軟件[2]和NI DAQ板硬件的可編程定時器。虛擬儀器的基本功能,提供時間在毫秒級的“等待”和“等待多個“VIs。兩者都是基于相同的底層機制。大多數應用程序工作的舒適,可用虛擬儀器測量,解決毫秒,更多的操作與第二分辨率[3 - 4]。一些應用程序的需求和響應時間毫秒級的決議,這是有問題的,主要是由于操作系統(tǒng),而不是一個虛擬儀器限制[5]。一些應用程序的需求和響應時間毫秒級的決議,這是有問題的,主要是由于操作系統(tǒng),而不是一個虛擬儀器限制[5]。如果應用程序需要更高的精度和分辨率比內置定時功能可以供應,那么你將不得不使用一些額外的硬件,比如我董事會或外部時鐘[6]。鎳板有兩個24位計數器芯片和一些船上的時鐘,可以算出精確定時(時間間隔)。與DAQ計數器定時器VIs、一個可以配置車載多功能硬件來完成各種任務,包括精確定時,計數脈沖生成事件,和測量時間和頻率。產生一個脈沖計數器輸出當預排程序的終端數(TC)是達到了。脈沖可以用于排序的目的。類似的基于硬件的時機可能是使用windows API函數進行“查詢性能計數器”。這個函數看起來在一個高分辨率的系統(tǒng)硬件計數器運行大約在1.2 MHz或0.8微秒數。實際的分辨率,一旦我們帳戶延期,調用該函數,將大大減少,但仍遠比一個毫秒。關于實時操作系統(tǒng)(RTOS),它們被設計為運行一個程序非常精確定時。他們可以允許運行循環(huán)幾乎同樣的事情每個迭代(通常在微秒)。硬RTOSs時機可以執(zhí)行使用DAQ卡的內部時鐘,給予更好的精度比軟件定時功能[7]。當時,一些硬件平臺功能的FPGA,這可能是使用FPGA模塊編程虛擬儀器。NI ComactRIO和單板是例子。默認的時鐘頻率的FPGA是40 MHz虛擬儀器。通用FPGA定時VIs[2]可能會生成一個時鐘周期。一次性脈沖或測量周期、脈沖寬度、積累期超過指定數量的脈沖和計數脈沖在指定的一段時間。然而FPGA VIs不包括準備在延遲定時器,定時器和momostable延遲斷開可再觸發(fā)的計時器,找到廣泛應用于PLC順序控制程序。建立在上面的,這個工作的目標是說明設計不同類型的定時VIs使用虛擬儀器軟件為了被用作編程元素在虛擬PLC程序。 2、 接通延時時間 1）、接通延時-1 圖1顯示了前面板和程序框圖的組件軟件在延遲計時器。循環(huán)迭代顯示秒。由于循環(huán)迭代開始從零,增加功能被添加以啟動它在一個。因為等待圖標有100毫秒的延遲每兩個迭代之間的10倍乘以定時器預先指定的值,為了測量時間延遲在秒。應用程序的啟動信號后,它需要一些延遲時間間隔相等的功能有一個真正的狀態(tài)輸出。如果輸入信號是禁用的,定時器輸出立即改變低狀態(tài)。 2）接通延時-2 VI的組件顯示在框圖2。最初輸入信號不啟用和虛假的情況下被激活。選擇圖標的輸出是0,即低于預設值,定時器的結果是輸出的計時器是關閉的。當輸入信號是使真正的案件執(zhí)行,選擇圖標將輸出值,來自輸出案例的結構。迭代初始值的局部變量是零,那么它將增加所造成的延遲后等待圖標,然后由定時器預設值相比。當比較函數的輸出是正確的,輸出的定時器就高。當允許輸入信號就低,輸出的計時器同時就低。在這個VI,檢查案例的結構是連續(xù)在一個掃描速率等于一毫秒,接受許多應用程序。 （a） （b） （3） 在延遲定時器,(a)框圖;(b)面板(c)功能 3、關閉延時 1）關閉延時-1 前面板和方塊圖是圖3所示。當循環(huán)和其他VI組件的位置在錯誤的情況下的情況下結構。真實的案例有一個局部變量定時器的輸出,這是連接到選擇器終端。允許輸入的信號連接到選擇器終端的虛假情況。 2）關閉延時-2 給出了框圖如圖4。當輸入是啟用的情況下被激活的真實和選擇圖標將被選定為零。在這種情況下,輸出的比較函數是假和定時器輸出是正確的。當輸入信號是禁用的虛假案件執(zhí)行,選擇圖標被選中的值來自輸出案例的結構。當關閉延遲時間間隔過后比較函數的輸出是真的和定時器輸出是假的。 （a） （b） (a)真（b）假 4、單發(fā)定時器 和前面板的框圖如圖5所示。布爾指示器防止定時器輸出后再打開的推移預設值一次性計時器。在錯誤的情況下,輸出是關閉的,在比較時間定時器輸出使高。最后比較計時器再次低輸出。 5、可再觸發(fā)的單穩(wěn)態(tài)定時器VI 圖6顯示了框圖和前面板的計時器。當允許輸入開關,定時器輸出立即打開,計時器開始計時。一旦預定時間價值已經運行,定時器輸出開關關閉,即使允許輸入仍在。每一個去在過渡的允許輸入重置計時器,即運行時間設置為預設值,定時器輸出接通。圖7顯示了一個三模延遲計時器。在延遲,延遲斷開和可再觸發(fā)的單穩(wěn)態(tài)計時器是建立在一個框圖,程序員可以選擇所需的定時器模式。 6、累計計時器vi 計時器框圖和前面板如圖8所示。添加函數的輸出和計時器預設值是連接到平等的比較函數。輸出相等的比較函數連接到一個終端的或門。的另一個輸入或門函數連接到反向輸入信號。或函數的輸出終端連接到有條件的while循環(huán)。 （a） （b） (c) (a)框圖;(b)前面板;(c)功能 有條件的終端連接到一個終端的和門。其他輸入的與門連接到本地變量的輸入信號。與門的輸出是定時器輸出。while循環(huán)和上述組件是在真實情況下案例的結構。當輸入信號是不啟用虛假情況下被激活,那么局部變量的累積指