《《數(shù)字邏輯》復(fù)習(xí)課總體知識(shí)概況習(xí)題.ppt》由會(huì)員分享，可在線閱讀，更多相關(guān)《《數(shù)字邏輯》復(fù)習(xí)課總體知識(shí)概況習(xí)題.ppt（24頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

第1章掌握內(nèi)容,第2章掌握內(nèi)容,1、(376.2)O =( )B=( )H 。,11111110.01,FE.4,B,第二章習(xí)題,3、8選1數(shù)據(jù)選擇器74LS151構(gòu)成的電路如圖所示。寫(xiě)出電路輸出函數(shù)Y的邏輯表達(dá)式，以最小項(xiàng)之和表達(dá)。,第二章習(xí)題,4、電路如圖，由四位全加器和異或門(mén)組成。 當(dāng)K=0實(shí)現(xiàn)（ ），當(dāng)K=1實(shí)現(xiàn)（ ）,四位二進(jìn)制加法,四位二進(jìn)制減法,5、將2:4譯碼器改為四路分配器。,D,A,7. 一個(gè)由3:8譯碼器構(gòu)成的邏輯電路如圖所示，函數(shù)F的最小項(xiàng)表達(dá)式為_(kāi)________________________________________________。,,第3章掌握內(nèi)容,,R,S,Qn+1,,0,1,,Qn,,0,1,0,1,0,0,1,1,米里型和摩爾型電路,米里型,摩爾型,第三章習(xí)題,2、 能完成Qn+1=Qn邏輯功能的電路有_____________。,a、b、c、d,3．將D觸發(fā)器轉(zhuǎn)換為T(mén)觸發(fā)器，圖2所示電路的虛框內(nèi)應(yīng)是（ ）。 A. 或非門(mén) B. 與非門(mén) C. 異或門(mén) D. 同或門(mén),4．n個(gè)觸發(fā)器構(gòu)成的扭環(huán)計(jì)數(shù)器中，無(wú)效狀態(tài)有( )個(gè)。 A.n B.2n C.2n-1 D. 2n-2n,B,D,A、環(huán)形,B、0010,激勵(lì)方程：,4、分析如下電路功能。,狀態(tài)方程：,輸出方程：,模3計(jì)數(shù)器,第三章習(xí)題,（可自啟動(dòng)）,第三章習(xí)題,5,如下圖,3,A,B,C,D,E,6、74LS163(同步清零、同步置數(shù)）組成的電路如圖，可以實(shí)現(xiàn)進(jìn)制計(jì)數(shù)。,模12（置位法）,4→5 →6 →7 →8 →9→1 0 →11 →12 →13 → 14→15 → 4,A B C D E,0→1 →2 →3→4 →5→6 →0,模7（復(fù)位法）,74LS162為中規(guī)模同步十進(jìn)制計(jì)數(shù)器，同步清零、同步置數(shù)，試分析圖所示計(jì)數(shù)器的模制。,模26（復(fù)位法）,第4章掌握內(nèi)容,第5章掌握內(nèi)容,第四章習(xí)題,1、一片20488的RAM芯片其存儲(chǔ)容量為（ ）個(gè)存儲(chǔ)元，地址線（ ）位，數(shù)據(jù)線（ ）位。,16384,11,8,2、用ROM實(shí)現(xiàn)4位二進(jìn)制碼到循環(huán)碼的轉(zhuǎn)換，要求存儲(chǔ)體的容量為（ ），若用PLA實(shí)現(xiàn)，則要求存儲(chǔ)體的容量為（ ）。,A、ROM為28，PLA為64,B、ROM為64，PLA為28,C、ROM為16，PLA為8,D、ROM為8，PLA為16,64,28,3、用FPLA實(shí)現(xiàn)輸出二進(jìn)制數(shù)是輸入二進(jìn)制數(shù)的平方。要求三個(gè)輸入端A、B、C。,輸出6位,第五章習(xí)題,library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY add IS PORT ( clk: IN STD_LOGIC; y: OUT STD_LOGIC ）; END add;,用VHDL設(shè)計(jì)十進(jìn)制計(jì)數(shù)器，當(dāng)計(jì)數(shù)值為3,6,7時(shí)輸出為1。,PROCESS (clk) begin if (clkevent and clk=1) then if (temp=“1001“) then temp = “0000“; else temp =temp+1; END IF; end if; END PROCESS; END behv;,ARCHITECTURE behv OF add Is SIGNAL temp: std_logic_vector (3 downto 0); BEGIN PROCESS(temp) begin case temp is when “0011“ = y y y y=0; END case; end process;,第五章習(xí)題,library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY add IS PORT ( a,b,c,d,e :IN STD_LOGIC; green,red :OUT STD_LOGIC ); END add; ARCHITECTURE behv OF add Is SIGNAL sum: std_logic_vector (2 downto 0); BEGIN sum =3 else 0; red = 1 when sum3 else 0; END behv;,用VHDL設(shè)計(jì)5人表決器，當(dāng)1的個(gè)數(shù)大于等于3時(shí)green為1，否則red為1。,第6章掌握內(nèi)容,