《基于DSP的串口通信設(shè)計與實現(xiàn)畢業(yè)論文1》由會員分享，可在線閱讀，更多相關(guān)《基于DSP的串口通信設(shè)計與實現(xiàn)畢業(yè)論文1（31頁珍藏版）》請在裝配圖網(wǎng)上搜索。

1、基于DSP的串口通信設(shè)計與實現(xiàn) 摘 要 本次畢業(yè)設(shè)計的主要工作就是基于在TMS320F2812 DSP芯片的SCI（同步串行通信）口上的串口通信的設(shè)計與實現(xiàn)。由于TMS320F2812包含了兩個串行通信接口（SCI）模塊，所以SCI模塊提供了DSP與其他標(biāo)準(zhǔn)NRZ格式的異步外圍之間的數(shù)字通訊。SCI接收者和發(fā)送者皆采用雙總線模式，因為每一個皆有自己獨自的使能位和中斷位。故本文以SCI模塊的全雙工式通信系統(tǒng)的分析與設(shè)計為主線。首先了解串行通信理論的有關(guān)概念，

2、并提出了一個既能同時進(jìn)行，又能夠獨立進(jìn)行發(fā)送和接收操作的可行方案。因此，為了保證串口通信過程中數(shù)據(jù)的完整性，最主要的還是FIFO時鐘系統(tǒng)的設(shè)計。故本文的重點又是基于SCI模塊的FIFO設(shè)計。 關(guān)鍵字：DSP ； TMS320F2812 SCI ；SCI口FIFO; Abstract The main graduation design is based on TMS320F2812 DSP chip SCI (synchronous se

3、rial communication) serial communication port on the design and implementation.The TMS320F2812 includes two serial communication interface (SCI) module, so SCI module provides DSP and other standard asynchronous NRZ format digital communication between peripheral.SCI receiver and transmitter by key

4、dual-bus mode, because each has its own own bit and interrupt enable bit.Therefore, this papers full-duplex type SCI module communication systems analysis and design of the main line.Serial communication theory to first understand the relevant concepts, and presents a both at the same time, but also

5、 capable of independent operations to send and receive options.Therefore, the process of serial communications in order to ensure data integrity, the most important thing is FIFO clock system design.Therefore, the focus of this paper is designed based on FIFO SCI module. Keyword：DSP ;TMS320F2812

6、 SCI ; SCI FIFO ; 目 錄 第一章 緒 論 - 1 - 1.1 引言 - 1 - 1.2 DSP發(fā)展簡介 - 1 - 1.3 論文各章節(jié)的安排 - 2 - 第二章 TMS320F2812 DSP及SCI口結(jié)構(gòu)與原理 - 3 - 2.1 TMS320F2812 DSP結(jié)構(gòu)與原理 - 3 - 2.2 TMS320F2812 SCI結(jié)構(gòu)與原理 - 5 - 2.3 SCI模塊發(fā)送和

7、接收數(shù)據(jù)的工作原理 - 7 - 2.4 SCI數(shù)據(jù)格式 - 8 - 2.5 SCI通信波特率 - 12 - 2.6 SCI FIFO描述 - 13 - 第三章 串口通信硬件與軟件設(shè)計 - 17 - 3.1 基于TMS320F2812的DSP最小系統(tǒng)設(shè)計 - 17 - 3.1.1電源及復(fù)位電路的設(shè)計 - 17 - 3.1.2 時鐘電路設(shè)計 - 18 - 3.1.3 DSP與JTAG接口設(shè)計 - 19 - 3.2 串口通信硬件設(shè)計 - 19 - 3.3 串口通信軟件設(shè)計 - 21 - 第四章 總結(jié)與展望 - 26 - 4.1 結(jié)論 - 26 - 4.2 展望 - 26 -

8、 致 謝 - 27 - 參考文獻(xiàn) - 28 - III 第一章 緒 論 1.1 引言 串口是計算機上一種非常通用通信設(shè)備的協(xié)議，同時也是儀器儀表設(shè)備通用的通信協(xié)議，也還可以用來獲取遠(yuǎn)程采集設(shè)備的數(shù)據(jù)。串口通信的概念非常簡單，串口按位發(fā)送和接收字節(jié)?？梢栽谑褂靡桓€發(fā)送數(shù)據(jù)的同時用另一根線接收數(shù)據(jù)，它很簡單并且能夠?qū)崿F(xiàn)遠(yuǎn)距離通信。 本文主要研究的是基于DSP串口通信在TMS320F2812 SCI口的設(shè)計與實現(xiàn)。而DSP是一種獨特的微處理器，是以數(shù)字信號來處理大量信息的器件。其工作原理是接收

9、模擬信號，轉(zhuǎn)換為0或1的數(shù)字信號。再對數(shù)字信號進(jìn)行修改、刪除、強化，并在其他系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有可編程性，而且其實時運行速度可達(dá)每秒數(shù)以千萬條復(fù)雜指令程序，遠(yuǎn)遠(yuǎn)超過通用微處理器，是數(shù)字化電子世界中日益重要的電腦芯片。它的強大數(shù)據(jù)處理能力和高運行速度，是最值得稱道的兩大特色。 DSP優(yōu)點主要如下所示： 　　對元件值的容限不敏感，受溫度、環(huán)境等外部參與影響?。蝗菀讓崿F(xiàn)集成；VLSI可以分時復(fù)用，共享處理器；方便調(diào)整處理器的系數(shù)實現(xiàn)自適應(yīng)濾波；可實現(xiàn)模擬處理不能實現(xiàn)的功能：線性相位、多抽樣率處理、級聯(lián)、易于存儲等；可用于頻率非常低的信號。 DSP技術(shù)的

10、應(yīng)用：主要是在處理語音、圖像/圖形、軍事、儀器儀表、自動控制、醫(yī)療、家用電器和生物醫(yī)學(xué)信號處理等等方向的應(yīng)用。 1.2 DSP發(fā)展簡介 DSP產(chǎn)業(yè)在約40年的歷程中經(jīng)歷了三個階段： 第一階段，DSP意味著數(shù)字信號處理，并作為一個新的理論體系廣為流行。 第二個階段，開始與80年代，DSP從概念走向了產(chǎn)品，TMS32010所實現(xiàn)的出色性能和特性備受業(yè)界關(guān)注。 第三個階段，則是始于21世紀(jì)，市場競爭更加激烈，TI及時調(diào)整DSP發(fā)展戰(zhàn)略全局規(guī)劃，并以全面的產(chǎn)品規(guī)劃和完善的解決方案，加之全新的開發(fā)理念，深化產(chǎn)業(yè)化進(jìn)程。 而DSP未來的發(fā)展方向主要是這幾個方面： １、數(shù)字信號處理器的內(nèi)核結(jié)構(gòu)

11、進(jìn)一步改善，多通道結(jié)構(gòu)和單指令多重數(shù)據(jù)(SIMD)、特大指令字組(VLIM)將在新的高性能處理器中將占主導(dǎo)地位。 2、DSP 和微處理器的融合。 3、DSP 和高檔CPU的融合。 4、DSP 和SOC的融合。 5、DSP 和FPGA的融合。 1.3 論文各章節(jié)的安排 這次的畢業(yè)論文設(shè)計，從接到題目后，就開始著手與論文相關(guān)質(zhì)料的查找和論文進(jìn)度的安排。從了解串口通信的概念到最后選定由TMS320F2812 DSP芯片來完成本次的論文設(shè)計，再基于對TMS320F2812芯片各個引腳的熟悉和了解，最后決定了由TMS320F2812的SCI模塊來實現(xiàn)本次論文所想要達(dá)到的目的即基于DSP串口

12、通信的設(shè)計與實現(xiàn)。又由于TMS320F2812包含了兩個串行通信接口（SCI）模塊，所以SCI模塊提供了DSP與其他標(biāo)準(zhǔn)NRZ格式的異步外圍之間的數(shù)字通訊。SCI接收者和發(fā)送者皆采用雙總線模式，因為每一個皆有自己獨自的使能位和中斷位。故本文以SCI模塊的全雙工式通信系統(tǒng)的分析與設(shè)計為主線。首先了解串行通信理論的有關(guān)概念，并提出了一個既能同時進(jìn)行，又能夠獨立進(jìn)行發(fā)送和接收操作的可行方案。因此，為了保證串口通信過程中數(shù)據(jù)的完整性，最主要的還是FIFO時鐘系統(tǒng)的設(shè)計。故本文的重點又是基于SCI模塊的FIFO設(shè)計。 論文章節(jié)安排： 第一章緒論主要是敘述了DSP應(yīng)用領(lǐng)域和發(fā)展歷程。 第二章介紹

13、了TMS320F2812 DSP及SCI口結(jié)構(gòu)與原理。 第三章介紹了串口通信硬件與軟件設(shè)計。 第四章為總結(jié)和展望。 第二章 TMS320F2812 DSP及SCI口結(jié)構(gòu)與原理 2.1 TMS320F2812 DSP結(jié)構(gòu)與原理 32位的TMS320F2812 DSP整合了DSP和微控制器的最佳特性，能夠在一個周期內(nèi)完成3232位的乘法累加運算，或兩個1616位乘法累加運算。此外，由于器件集成了快速的中斷管理單元，使得中斷延遲時間大幅減少，滿足了適時控制的需要。其功能框圖如圖1所示： 圖1

14、TMS320F2812 DSP功能框圖 歸納起來TMS320F2812 DSP有以下特點： ◆ 高性能的靜態(tài)CMOS工藝 ,可使主頻達(dá)到150MHz ,即每個指令周期是 6167ns ;低功率設(shè)計(供電電壓只有118V和313V) ; ◆ 高性能的32位CPU。能夠?qū)崿F(xiàn)16X16和32X32乘操作 ,快速的中斷操作 ,尋址程序空間可達(dá)4M,尋址數(shù)據(jù)空間可達(dá)4G,在 C/ C + +和匯編語言中代碼可得 到優(yōu)化 ,另外還可向下兼容 TMS320F24X/ LF240X處理器的代碼; ◆ 片上存儲器:閃存 128K字 ,單訪問雙口 RAM(SARAM) 18k字;

15、 ◆ 啟動只讀存儲器 ROM4K字 ,具有軟件啟動模式并包含標(biāo)準(zhǔn)的數(shù)學(xué)表; ◆ 時鐘和系統(tǒng)控制采用鎖相環(huán)技術(shù)PLL來控制系統(tǒng)各模塊所需要的頻率; ◆ 具有很強的外圍通訊功能:包括同步串行口SPI ,通用異步串行口SCI ,增強的 eCAN 和多通道緩存串行口McBSP。 ◆ 可以在一個周期內(nèi)對任何內(nèi)存地址完成讀取、修改、寫入操作，使得效率及程序代碼達(dá)到最佳。此外，還提供多種自動指令提高了程序的執(zhí)行效率，簡化了程序的開發(fā)。 ◆ 針對嵌入式控制領(lǐng)域應(yīng)用的特殊要求，已推出一款針對C28x內(nèi)核的C編輯器，能夠提供非常杰出的1.1C匯編語言轉(zhuǎn)換比例。C28x DSP的內(nèi)

16、核還支持IQ變換函數(shù)庫，使研發(fā)人員很方便的使用便宜的定點DSP來實現(xiàn)浮點運算。 在串行通信的應(yīng)用中，TMS320F2812含有兩個接口:外設(shè)接口SPI和通信接口SCI，本文研究的是基于TMS320F2812串行通信接口SCI的設(shè)計與實現(xiàn)。 而TMS320F2812串行通信接口(SCI)是一個雙線通信異步串行通信接口。為減少串口通信時CPU的開銷，TMS320F2812的串口支持16級接收和發(fā)送FIFO。串行通信接口支持與CPU以及其它使用非歸零格式的異步外設(shè)之間的異步串行數(shù)字通信。它的接收器和發(fā)送器都是雙級緩沖的，有各自獨立的控制位與中斷位，都可以同時工作在全雙工模式下。為保證

17、數(shù)據(jù)的完整性，串行通信接口對接收的數(shù)據(jù)進(jìn)行間斷檢測、奇偶性、超時和幀錯誤檢查。串行通信接口可以通過16位的波特率選擇寄存器，設(shè)置多達(dá)65000種通信速度。TMS320F2812的SCI和以往的DSP的SCI相比具有兩個特點：一是傳送、接收都具有獨立的FIFO；二是波特率可以自動檢測。 2.2 TMS320F2812 SCI結(jié)構(gòu)與原理 SCI（Serial Communication Interface），即串行通信接口，是一個雙線 的異步串口，即具有接收和發(fā)送兩根信號線的異步串口，一般可以看作是 UART （通用異步接收/發(fā)送裝置）。F2812的SCI模塊支持DSP與采用NR

18、Z標(biāo)準(zhǔn)格式的異步 外圍設(shè)備之間進(jìn)行數(shù)字通信。2812 內(nèi)部具有兩個相同的SCI模塊，SCIA和SCIB， 每一個SCI模塊都各有一個接收器和發(fā)送器。SCI的接收器和發(fā)送器各具有一個16 級深度的FIFOFirst in fist out 先入先出）隊列，它們還都有自己獨立的使能 位和中斷位，可以在半雙工通信中進(jìn)行獨立的操作，或者在全雙工通信中同時進(jìn) 行操作。 首先，我們從圖2可以看到，SCI模塊具有兩個引腳，SCITXDA和SCIRXDA，分別實現(xiàn)發(fā)送數(shù)據(jù)和接收數(shù)據(jù)的功能，這兩個引腳對應(yīng)于GPIOF模塊的第4和第5位，在編程初始化的時候，需要將GPIOFMUX寄存器的第4

19、和第5位置為1，才能使得這兩個引腳具有發(fā)送和接收的功能，否則就是普通的I/O引腳。外部晶振通過PLL模塊產(chǎn)生了CPU的系統(tǒng)時鐘SYSCLKOUT，然后SYSCLKOUT 經(jīng)過低速預(yù)定標(biāo)器之后輸出低速時鐘LSPCLK供給SCI。要保證SCI的正常運行，系統(tǒng)控制模塊下 必須使能SCI的時鐘，也就是在系統(tǒng)初始化函數(shù)中需要將外設(shè)時鐘控制寄存器PCLKCR的SCIAENCLK位置1。從圖2，我們可以清楚的看到SCIA可以產(chǎn)生兩個中斷，SCIRXINTA 和SCITXINTA，即發(fā)送中斷和接收中斷。

20、 圖2 SCIA的 CPU接口 SCI相關(guān)信號如表1所示： 信號名稱 描述 外部信號 RXD SCI異步串行數(shù)據(jù)接收信號 TXD SCI異步串行數(shù)據(jù)發(fā)送信號 控制信號 通信速率 低速外設(shè)預(yù)分頻時鐘 中斷信號 TXINT 發(fā)射中斷 RXINT 接收中斷 表 1 SCI相關(guān)信號 SCI模塊的其他一些特點如表2所示： 序號 SCI模塊的特點 1 具有4 個錯誤檢測標(biāo)志：極性（parity）、溢出（overrun）、 幀 （framing）、中斷（break）檢測。 2 多

21、處理器模式下具有兩種喚醒方式：空閑線方式和地址位方式。通常使用的時候很少遇到多處理器模式，我們采用的是空閑線方式。 3 通信工作于半雙工或者全雙工模式。 4 具有雙緩沖接收和發(fā)送功能，接收緩沖寄存器為SCIRXBUF，發(fā)送緩沖寄存器為SCITXBUF。 5 發(fā)送和接收可以通過中斷方式來實現(xiàn)，也可以通過查詢方式來實現(xiàn)。 6 具有獨立的發(fā)送中斷使能位和接收中斷使能位。 7 SCIA 模塊具有 13 個控制寄存器，值得注意的是，這些寄存器都是 8 位的寄存器，當(dāng)某器被訪問時，數(shù)據(jù)位于低8 位，高8位為0，因此，把數(shù)據(jù)寫入高8 位將是無效的。 表2 SCI模塊特點 2

22、.3 SCI模塊發(fā)送和接收數(shù)據(jù)的工作原理 圖3 SCI模塊的工作原理 SCI模塊的工作原理如圖3所示，之所以SCI能工作于全雙工模式，是因為它有獨立的數(shù)據(jù)發(fā)送器和數(shù)據(jù)接收器，這樣能夠保證SCI既能夠同時進(jìn)行，也能夠獨立進(jìn)行發(fā)送和接收的操作。 SCI發(fā)送數(shù)據(jù)的過程如下：如圖3右半部分所示，在FIFO功能使能的情況下，首先，發(fā)送數(shù)據(jù)緩沖寄存器SCITXBUF從TX FIFO中獲取由CPU加載的需要發(fā)送的數(shù)據(jù)，然后SCITXBUF將數(shù)據(jù)傳輸給發(fā)送移位寄存器TXSHF，如果SCI的發(fā)送功能使能，TXSHF則將接收到的數(shù)據(jù)逐位逐位

23、的移到SCITXD引腳上。 SCI接收數(shù)據(jù)的過程如下：如圖3的左半部分所示，首先，接收移位寄存器 RXSHF逐位逐位的接收來自于SCIRXD引腳的數(shù)據(jù)，如果SCI的接收功能使能，RXSHF將這些數(shù)據(jù)傳輸給接收緩沖寄存器SCIRXBUF，CPU就能從SCIRXBUF讀取外部發(fā)送來的數(shù)據(jù)。當(dāng)然，如果FIFO功能使能的話，SCIRXBUF會將數(shù)據(jù)加載到RX FIFO的隊列中，CPU再從FIFO的隊列讀取數(shù)據(jù)。 2.4 SCI數(shù)據(jù)格式 在SCI中，通信協(xié)議體現(xiàn)在SCI的數(shù)據(jù)格式上。通常將SCI的數(shù)據(jù)格式稱之為可編程的數(shù)據(jù)格式，原因就是可以通過SCI的通信控制寄存器SCICCR來

24、進(jìn)行設(shè)置，規(guī)定通信過程中所使用的數(shù)據(jù)格式。SCI 使用的是NRZ的數(shù)據(jù)格式，NRZ數(shù)據(jù)格式包括了如表3所示： 序號 內(nèi)容 1 1個起始位 2 1-8個數(shù)據(jù)位 3 1個奇/偶/非極性位 4 1-2個結(jié)束位 5 在地址位模式下，有1個用于區(qū)別數(shù)據(jù)或者地址的特殊位 表3據(jù)格式包 數(shù)據(jù)是1—8 位，1個字符的長度。將帶有格式信息的每一個數(shù)據(jù)字符叫做一幀。SCI有空閑線模式和地址 位模式，若是在兩個處理器之間的通信，例如2812和 PC機或者2812和2812之間通信，更適合使用空閑線模式，

25、而地址位模式一般用于多處理器之間的通信。 SCI通信控制寄存器(SCICCR)： SCICCR定義了SCI使用的字符格式、協(xié)議和通信模式，如圖4和表4所示。 圖4 SCI通信控制寄存器(SCICCR) 位 名稱 功能描述 1 STOP BITS SCI停止位的個數(shù) 該位決定的停止位的個數(shù)，接收器僅對一個停止位檢查 0 一個停止位 1 兩個停止位 2 PARITY 奇偶校驗選擇位 如果PARITY ENABLE位被置位，則PARITY確定采用奇校驗還是偶校驗. 0 奇校驗 1 偶校驗

26、 3 PARITY SCI奇偶校驗使能位 表4 SCI通信控制寄存器(SCICCR)的功能描述 SCI控制寄存器1(SCICTL1)： SCICTL1控制接收/發(fā)送使能、TXWAKE和SLEEP功能以及SCI軟件復(fù)位，如圖5和表5所示。 圖5 SCI控制寄存器1(SCICTL1) 位 名稱 功能描述 1 RX ERR INT ENA 接收錯誤中斷使能位 如果由于產(chǎn)生錯誤而置位了接收錯誤位（SCIRXST,位7），則置位該位使能一個接收錯位中斷。 0 禁止接收錯誤中斷； 1

27、 使能接收錯誤中斷; 2 SW RESET 軟件復(fù)位位（低有效） 將0寫入該位，初始化SCI狀態(tài)機和操作標(biāo)志至復(fù)位狀態(tài)。直至將1寫入到軟件復(fù)位位，所有起作用的邏輯都保持確定的復(fù)位狀態(tài)。因此，系統(tǒng)復(fù)位后，應(yīng)將該位置1以重新使能SCI。 在檢測到一個接收器間斷（BRKDT標(biāo)志位，位SCIRXST,位5）后清除該位。 表5 SCI控制寄存器1 (SCICTL1) 的功能描述 SCI控制寄存器2(SCICTL2）： SCI控制寄存器2(SCICTL2)控制使能接收準(zhǔn)備好、間斷檢測、發(fā)送準(zhǔn)備中斷、發(fā)送器準(zhǔn)備好及空標(biāo)

28、志，如圖6和表6所示。 圖6 SCI控制寄存器2 (SCICTL2） 位 名稱 功能描述 1 TXRDY 發(fā)送緩沖寄存器準(zhǔn)備好標(biāo)志位 當(dāng)TXRDY置位時，表示發(fā)送數(shù)據(jù)緩沖寄存器（SCITXBUF）已經(jīng)準(zhǔn)備接收另一個字符。向SCITXBUF寫數(shù)據(jù)自動清除TXRDY位。如果SCITXBUF置位時，中斷使能位TXINT ENA（SCICTL2.0）置位，將會產(chǎn)生一個發(fā)送中斷請求 。 0 SCITXBUF滿： 1 SCITXBUF準(zhǔn)備好接收下一個字符： 5-2 保留 讀返回

29、0，寫沒有影響 3 RX/BK INT 接收緩沖器/間斷中斷使能 該位控制由于RXRDY標(biāo)志位或BRKDT標(biāo)志位置位引起的中斷請求，但是RX/BK INT ENA 并不能阻止RX/BK INT置位。 0 禁止RXRDY/BRKDT中斷； 1 使能RXRDY/BRKDT中斷； 4 TX INT ENA SCITXBUF寄存器中斷使能位 該位控制由TXRDY標(biāo)志位（SCICTL2.7）置位引起的中斷請求。但是它并不能阻止TXRDY被置位 0 禁止TXRDY中斷； 1 使能TXRDY

30、中斷； 表6 SCI控制寄存器2(SCICTL2）功能描述 SCI接收器狀態(tài)寄存器 (SCIRXST) ： SCIRXST包含7個接收器狀態(tài)標(biāo)志位（其中2個能產(chǎn)生中斷請求）。每次一個完整的字符發(fā)送到接收緩沖器(SCIRXEMU和SCIRXBUF)后，狀態(tài)標(biāo)志位刷新。每次緩沖器被讀取時，標(biāo)志位被清除。 圖7給出了寄存器位的關(guān)系， 表7給出了SCI接收狀態(tài)寄存器的功能定義。 圖7 SCI接收器狀態(tài)寄存器(SCIRXST) 位 名稱 功

31、能描述 1 RXRDY 接收器準(zhǔn)備好標(biāo)志位 2 OE 超時錯誤標(biāo)志位 在前一個字符被CPU或DMAC完全讀走前，當(dāng)字符被發(fā)送到SCIRXEMU和SCIRXBUF時，SCI就置位該位。前一個字符將會被覆蓋或丟失。 0 沒有檢測到超時錯誤； 1 檢測到超時錯誤； 3 FE 幀錯誤標(biāo)志位 當(dāng)檢測不到一個期望的停止位時，SCI就置位該位。丟失停止位表明沒有能夠和起始位同步，且字符幀發(fā)生了錯誤。 0 沒有檢測到幀錯誤； 1 檢測到幀錯誤； 4 RXRDY 接收器準(zhǔn)備好標(biāo)志位 當(dāng)準(zhǔn)備好從SCIRXBUF寄存器中讀一個新的

32、字符時，接收器置位接收器準(zhǔn)備好標(biāo)志位，并且如果RX/BK INT ENA位（SCICTL2.1）是1則產(chǎn)生接收器中斷。 0 在SCIRXBUF中沒有新的字符； 1 準(zhǔn)備好從SCIRXBUF中讀取字符； 5 保留 讀返回0，寫操作沒有影響 表7 SCI接收器狀態(tài)寄存器 (SCIRXST)功能描述 在空閑線模式下，SCI發(fā)送或者接收一幀的數(shù)據(jù)格式如圖3所示，其中LSB是數(shù)據(jù)的最低位，MSB是數(shù)據(jù)的最高位如圖8所示。 圖8 空閑線模式下SCI-幀的數(shù)據(jù)式 具體的定義如圖3所示的這些數(shù)據(jù)格式的

33、寄存器是通信控制寄存器SCICCR，其內(nèi)容如圖4所示。使用SCICCR進(jìn)行數(shù)據(jù)格式編程如圖9所示。 圖9 SCI通信控制寄存器SCICCR 使用SCICCR進(jìn)行數(shù)據(jù)格式編程如表8所示： 使用SCICCR進(jìn)行數(shù)據(jù)格式編程 SciaRegs.SCICCR.bit.SCICHAR=8; //選擇數(shù)據(jù)長度，為8 個數(shù)據(jù)位 SciaRegs.SCICCR.bit.PARITYENA=1; //開啟極性功能，值為0的時候取消極性功能 SciaRegs.SCICCR.bit.PAR

34、ITY=0; //在開啟極性功能的前提下，該位值為0 時選擇偶極性，值為1時選擇奇極性 SciaRegs.SCICCR.bit.STOPBITS=0; //選擇停止位，該位為0時有1 個停止位，該位為1 時有2 個停止位 當(dāng)然，上述這幾個語句，我們也可以合并成如下的語句： SciaRegs.SCICCR.all=0x13; 表8 SCICCR數(shù)據(jù)編程 空閑線模式中數(shù)據(jù)格式里沒有額外的地址位，在處理10個字節(jié)以上的數(shù)據(jù)塊時比地址位模式更為有效，被應(yīng)用于典型的非多處理器SCI通信場合。而地址位模式由于有專門的位來進(jìn)行識別地址

35、信息，所以數(shù)據(jù)塊之間不需要空閑時間等待，所以這種模式在處理一些小的數(shù)據(jù)塊的時候更為有效。 2.5 SCI通信波特率 TMS320F2812的每個SCI都具有兩個8位的波特率寄存器,SCIHBAUD和SCILBAUD，通過編程,可以實現(xiàn)達(dá)64K不同的速率。波特率的計算公式如下所示： (1) 因此

36、 (2) 其中 BRR=波特率選擇寄存器中的值，從十進(jìn)制轉(zhuǎn)換成十六進(jìn)制后，高8位賦值給 SCIHBAUD，低8位賦值給SCILBAUD。值得注意的是，式1 所示的波特率公式適用于1≤BRR≤65535，當(dāng)BRR=0是，波特率如公式（3）所示： (3) BRR的值是16位波特率選擇寄存器內(nèi)的值，其選擇值如表9所示： 理想波特率 LSPCLK時鐘頻

37、率，37.5MHZ BRR 實際波特率 錯誤百分比/% 2400 1952（7A0H） 2400 0 4800 976(3D0H) 4798 -0.04 9600 487(1E1H) 9606 0.06 19200 243(00F3H) 19211 0.06 38400 121(0079H) 38422 0.06 表9 波特率值選擇表 在SCI通信時雙方都必須以相同的數(shù)據(jù)格式和波特率進(jìn)行通信，否則通信會失敗。 2.6 SCI FIFO描述 1. 復(fù)位：在上電復(fù)位時，SCI工作在標(biāo)

38、準(zhǔn)SCI模式，禁止FIFO功能。FIFO 的寄存器SCIFFTX、SCIFFRX和SCIFFCT都被禁止。 2. 標(biāo)準(zhǔn) SCI：標(biāo)準(zhǔn)F24xSCI模式，TXINT/RXINT 中斷作為 SCI的中斷源。 3. FIFO使能：通過將SCIFFTX寄存器中的SCIFFEN位置 1，使能FIFO模式。在任何操作狀態(tài)下SCIRST都可以復(fù)位FIFO模式。 4. 寄存器有效：所有SCI寄存器和SCI FIFO寄存器（SCIFFTX，SCIFFRX和SCIFFCT）有效。 5. 中斷：FIFO模式有兩個中斷，一個是發(fā)送FIFO中斷TXINT，另一個是接收 F

39、IFO中斷RXINT 。FIFO接收、接收錯誤和接收FIFO溢出共用RXINT中斷。標(biāo)準(zhǔn)SCI 的 TXINT 將被禁止，該中斷將作為 SCI發(fā)送 FIFO中斷使用。 6. 緩沖： 發(fā)送和接收緩沖器增加了兩個16級的FIFO， 發(fā)送FIFO寄存器是6位長度，接收FIFO寄存器都是10位長度。標(biāo)準(zhǔn)SCI的一個字的發(fā)送緩沖器作為發(fā)送FIFO和移位寄存器間的發(fā)送緩沖器。只有移位寄存器的最后一位被移出后，一個字的發(fā)送緩沖才從發(fā)送 FIFO裝載。在使能FIFO后，經(jīng)過一個可選擇的延遲（SCIFFCT），TXSHF被直接裝載而不使用 TXBUF。 7. 延遲發(fā)送：FIFO 中的數(shù)據(jù)傳送到發(fā)送移位

40、寄存器的速率是可編程的，可以通過SCIFFCT 寄存器的位 FFTXDLY（7-0）設(shè)置發(fā)送數(shù)據(jù)間的延遲。FFTXDLY（7-0）確定延遲的SCI波特率時鐘周期數(shù)，8位寄存器可以定義0個波特率時鐘周期的最小延遲到256個波特率始終周期的最大延遲。當(dāng)使用0延遲時，SCI模塊的 FIFO數(shù)據(jù)移出時數(shù)據(jù)沒有延時，一位緊接一位地從FIFO移出，實現(xiàn)數(shù)據(jù)的連續(xù)發(fā)送。當(dāng)選擇256個波特率時鐘延遲時，SCI模塊工作在最大延遲模式，F(xiàn)IFO移出的每個數(shù)據(jù)字之間有256個波特率時鐘延遲。在慢速SCI/UART的通信時，可編程延遲減少CPU對SCI通信的開銷。 8.FIFO狀態(tài)位：發(fā)送和接收 FIFO都有狀

41、態(tài)位TXFFST或RXFFST(位12-0)，這些狀態(tài)位顯示當(dāng)前FIFO內(nèi)有用數(shù)據(jù)的個數(shù)。當(dāng)發(fā)送FIFO復(fù)位位TXFIFO和接收復(fù) 位位RXFIFO將FIFO指針復(fù)位為0時，狀態(tài)位清零。一旦這些位被設(shè)置為1，則FIFO從開始運行。 9.可編程的中斷級：發(fā)送和接收FIFO都能產(chǎn)生CPU中斷，只要發(fā)送FIFO狀態(tài)位TXFFST（位 12-8）與中斷觸發(fā)優(yōu)先級位TXFFIL（位 4-0）相匹配，就能產(chǎn)生一個中斷觸發(fā)，從而為SCI的發(fā)送和接收提供了一個可編程的中斷觸發(fā)邏輯。接收FIFO的默認(rèn)觸發(fā)優(yōu)先級為0x11111，發(fā)送FIFO的默認(rèn)觸發(fā)優(yōu)先級為0x00000。0x00000 。FIF

42、O模式下SCI中斷的操作和配置如圖10所示： 圖10 SCI FIFO 中斷標(biāo)志和使能邏輯位 大多數(shù)的SCI硬件模塊不支持自動波特率檢測,而在TMS320F2812處理器上, 增強功能的SCI模塊硬件支持自動波特率檢測邏輯和發(fā)送/接受FIFO操作。自動波特率檢測邏輯主要解決中斷過程中波特率的確定問題。16字的FIFO可極大減少通信中斷次數(shù)以提高通信速率。通過設(shè)置SCIHBAUD, SCILBAUD 的值可到64K種不同的波特率,本系統(tǒng)的外部晶振 20MHz 經(jīng)過 PLL5 倍頻后達(dá)100MHz, 該系統(tǒng)中的PC 與 DSP 的通信速率設(shè)置為19 200 bps, 通過對SCI 的進(jìn)行初始

43、化即可。計算機端利用串口調(diào)試助手實現(xiàn)接收顯示, 將其設(shè)置成與DSP 相同的波特率、有無校驗位、數(shù)據(jù)位長度、停止位長度以及數(shù)據(jù)位數(shù)即可正常顯示收/ 發(fā)數(shù)據(jù)。 在兩個不同時鐘域中傳送數(shù)據(jù)時,異步先進(jìn)先出( FIFO, First In FirstOut)通常被用來保證數(shù)據(jù)傳送的安全性。將某一個時鐘域中的數(shù)據(jù)安全地傳送到另一個時鐘域中 ,需要多異步時鐘設(shè)計技術(shù)。 1、在同步FIFO中的應(yīng)用 設(shè)計同步FIFO時 ,首先要充分認(rèn)識到它的特點—— 所謂“同步”是指讀寫時鐘是同步的。根據(jù)這個特點 ,設(shè)計者可以使用一個計數(shù)器來記錄FIFO的使用情況 ,并把計數(shù)器的值作為產(chǎn)生FIFO狀態(tài)信號的判據(jù)。當(dāng)計

44、數(shù)器的值為0時 , EMPTY信號有效;當(dāng)計數(shù)器的值達(dá)到FIFO的最大深度時 , FULL信號有效。 2、在異步FIFO中的應(yīng)用 在異步 FIFO的設(shè)計中,由于FIFO兩端的時鐘不是同步的,上面介紹的設(shè)計方法就行不通了。異步FIFO的空滿信號只有通過比較讀寫指針來生成。通常使用“超前”的指針工作方式,即讀寫指針指向的是下一個應(yīng)該被讀或應(yīng)該被寫的地址。當(dāng)FIFO執(zhí)行寫操作的時候,首先,將數(shù)據(jù)寫入指針指向的存儲地址;隨后 ,寫指針增加 ,指針指向下一個寫操作時數(shù)據(jù)需要存放的地址。 為了保證異步FIFO設(shè)計的安全性和正確性 ,需要注意以下幾點: (1) 在設(shè)計指針控制邏輯

45、的時候 ,所設(shè)計出的指針控制邏輯能夠保證讀寫操作的絕對正確和安全;能夠保證讀寫邏輯同存儲器通信時,能及時、高效地傳輸數(shù)據(jù);能夠?qū)喎€(wěn)態(tài)的出現(xiàn)有一定抑制作用。 (2) 對讀寫指針、握手信號進(jìn)行比較的時候 ,必須保證信號是在同一個時鐘域中進(jìn)行比較 (可以是寫時鐘域同步到讀 ,也可以是讀時鐘域同步到寫 );也必須保證數(shù)據(jù)同步所引入的延時對FIFO狀態(tài)信號的正確性沒有影響。只有嚴(yán)格把握上面幾點 ,才有可能設(shè)計出符合要求的異步 FIFO。  第三章 串口通信硬件與軟件設(shè)計 3.1 基于TMS320F2812的DS

46、P最小系統(tǒng)設(shè)計 一個典型的DSP最小系統(tǒng)如圖11所示，包括了復(fù)位電路、時鐘電路及JTAG接口電路等等。 圖11 DSP最小系統(tǒng) 3.1.1電源及復(fù)位電路的設(shè)計 DSP系統(tǒng)一般都采用多電源系統(tǒng) ,電源及復(fù)位電路的設(shè)計對于系統(tǒng)性能有重要影響。TMS320F2812是一個較低功耗芯片 ,核電壓為1.8V , IO電壓為

47、3.3V。本設(shè)計采用TI公司的 TPS767D318電源芯片。該芯片屬于線性降壓型DC/DC變換芯片 ,可以由5V電源同時產(chǎn)生兩種不同的電壓( 3.3V、1.8V 或2.5V ) ,其最 大 輸出電流為1000mA ,可以同時滿足一片DSP芯片和少量外圍電路的供電需要 ,如圖12所示。該芯片自帶電源監(jiān)控及復(fù)位管理功能 ,可以方便地實現(xiàn)電源及復(fù)位電路設(shè)計。復(fù)位電路原理圖如圖13所示。 圖12 電源電路原理圖 圖

48、13 復(fù)位電路原理圖 3.1.2 時鐘電路設(shè)計 TMS320F2812 DSP的時鐘可以有兩種連接方式,即外部振蕩器方式和諧振器方式。如果使用內(nèi)部振蕩器,則必須在X1/XCL KIN和X2兩個引腳之間連接一個石英晶體。如果采用外部時鐘,可將輸入時鐘信號直接連到X1/CL KIN 引腳上,X2 懸空。本設(shè)計采用的是外部有源時鐘方式,直接選擇一個3.3V 供電的30MHz有源晶振實現(xiàn)。系統(tǒng)工作是通過編程選擇5倍頻的PLL功能,可實現(xiàn)F2812的最高工作頻率(150MHz) 。晶振電路如圖14所示： 圖1

49、4 晶振電路原理圖 3.1.3 DSP與JTAG接口設(shè)計 DSP仿真器通過DSP芯片上提供的掃描仿真引腳實現(xiàn)仿真功能,掃描仿真消除了傳統(tǒng)電路仿真存在的電纜過長會引起的信號失真及仿真插頭的可靠性差等問題。采用掃描仿真,使得在線仿真成為可能,給調(diào)試帶來極大方便。JTAG接口電路如圖15所示： 圖15 JTAG電路原理圖 3.2 串口通信硬件設(shè)計 串行通信是指使用一條數(shù)據(jù)線（另外需要地線，可能還需要控制線），將數(shù)據(jù)一位一位地依次傳輸，每一位數(shù)據(jù)占據(jù)一個固定的時間長度。其只需要少數(shù)幾條線就可以在系統(tǒng)間交換信息，

50、特別使用于計算機與計算機、計算機與外設(shè)之間的遠(yuǎn)距離通信。使用串口通信時，發(fā)送和接收到的每一個字符實際上都是一次一位的傳送的，每一位為1或者為0。如圖16所示： 圖16 串口通信 TMS320F2812芯片內(nèi)部集成了一個串行通信接口(SCI)模塊，該模塊是一個標(biāo)準(zhǔn)的通用異步接收/發(fā)送(UART)通信接口，通信接口有SCITXD(SCI發(fā)送輸出引腳)和SCIRXD(SCI接收輸入引腳)兩個外部引腳，引腳的信號電平為TTL類型。而DSP串口的異步串行通信基于RS232C標(biāo)準(zhǔn)，兩者的信號邏輯電平不一

51、致，必須進(jìn)行信號電平轉(zhuǎn)換。TMS320F2812接口電路如圖17所示： 圖17 TMS320F2812 接口電路 -以RS232C通信標(biāo)準(zhǔn)進(jìn)行通信，在保證通信準(zhǔn)確性的前提下，通信距離一般以不超過12m為宜，在工業(yè)控制現(xiàn)場很受限制。為保證硬件設(shè)計的兼容性和易擴展性，能夠應(yīng)用于不同場合，在DSP硬件電路板端還采用了一個MAX489芯片，添加了一個RS485/RS422通信接口。因為MAX489芯片功耗低，集成度高，+5V

52、供電，具有兩個接收和發(fā)送通道。由于TMS320LF2812采用+3.3V供電，所以在MAX489與TMS320LF2812之間必須加電平轉(zhuǎn)換電路。 實際使用過程中，系統(tǒng)在選擇不同的通信標(biāo)準(zhǔn)時，切換十分方便。如圖6所示，當(dāng)跳線端子JUMP2與JUMP3的2、3腳短接時，SCITXD接通MAX232芯片的T1I引腳，SCIRXD接通MAX232芯片的R1O引腳，即DSP的通信接口與MAX232芯片相連，此時系統(tǒng)采用RS232C的通信標(biāo)準(zhǔn)。當(dāng)跳線端子JUMP2與JUMP3的1、2腳短接時，SCITXD接通MAX489芯片的DI引腳，SCIRXD接通MAX489芯片的RO引腳，即DSP的通

53、信接口與MAX489芯片相連，此時系統(tǒng)采用RS485/422的通信標(biāo)準(zhǔn)，DSP端只需添加一個RS232C/RS485轉(zhuǎn)換器即可進(jìn)行通信接口電平轉(zhuǎn)換。 3.3 串口通信軟件設(shè)計 - 在DSP端的軟件程序設(shè)計中，通過中斷方式接收發(fā)送端發(fā)送過來的數(shù)據(jù)包，并校驗確認(rèn)后接收有效數(shù)據(jù)，再將發(fā)送端所需的數(shù)據(jù)打包回送?；贒SP功能模塊化的特點，其串行通信匯編程序的編制主要分三個步驟： (1)初始化設(shè)置時鐘源模塊，得到所需的CPUCLK和SYSCLK(因為計算波特率時與之有關(guān))； (2)設(shè)置SCI模塊，初始化各SCI控制寄存器； (3)編寫串行通信中斷服務(wù)子程序，即可完成DSP

54、發(fā)送端與接收端之間的串行通信。 SCI模塊采用了一個比較經(jīng)典的通信類模型，很好的體現(xiàn)了分層結(jié)構(gòu)，應(yīng)用層調(diào)接口函數(shù)對緩沖區(qū)進(jìn)行操作，不直接操作硬件。 應(yīng)用層只需 要將需要發(fā)送的字節(jié)送入緩沖區(qū)，驅(qū)動程序會自行判斷是否啟動首次發(fā)送，啟動首次發(fā)送后，應(yīng)用程序不再需要參與發(fā)送流程，驅(qū)動會自動完成全部的工作，直到緩沖區(qū)為空。當(dāng)SCI接受到數(shù)據(jù)后，會觸發(fā)接收中斷，由接收中斷負(fù)責(zé)將收到的數(shù)據(jù)送入到緩沖區(qū)。 在串行通信中斷服務(wù)子程序的編制過程中，參考圖18所示的DSP串行通信流程圖 接線引腳（RxD） 發(fā)送引

55、腳(TxD) 發(fā)送移位寄存器 接收移位寄存器 SCI數(shù)據(jù)寄存器 MCU內(nèi)部總線 SCI狀態(tài)寄存器 SCI波特率寄存器 SCI控制寄存器 圖 18 SCI程序流程圖 而通常使用的有兩種方式：一種是查詢方式，另一種是中斷方式。 1、查詢方式，就是程序不斷去查詢狀態(tài)標(biāo)志位，看看SCI是不是已經(jīng)做好 了數(shù)據(jù)發(fā)送或者接收的準(zhǔn)備。 當(dāng)數(shù)據(jù)發(fā)送時，需要查詢的是位于SCI控制寄存器 2（SCICTL2）的

56、第7位TXREADY，發(fā)送緩沖寄存器就緒標(biāo)志。當(dāng)這個位為1的時候， 表明發(fā)送數(shù)據(jù)緩沖寄存器SCITXBUF已經(jīng)準(zhǔn)備好開始接收并發(fā)送下一個數(shù)據(jù)了。當(dāng) 數(shù)據(jù)寫入SCITXBUF，TXREADY自動會清零，如果TXENA使能了，發(fā)送移位寄存器 TXSHF就會把SCITXBUF里面的數(shù)據(jù)發(fā)送出去。當(dāng)數(shù)據(jù)接收時，需要查詢的是SCI 接收狀態(tài)寄存器（SCIRXST）中的RXRDY，接收器就緒標(biāo)志。當(dāng)從SCIRXBUF寄存器 中已經(jīng)準(zhǔn)備好一個字符的數(shù)據(jù)，等待CPU去讀時，RXRDY位就會置1。當(dāng)數(shù)據(jù)被CPU 從SCIRXBUF 讀出后，或者系統(tǒng)復(fù)位，都可以使RXRDY清0。其流程圖如圖20所示。

57、 2、中斷方式，根據(jù)前面所學(xué)的三級中斷的知識，必須使能外設(shè)自己的中斷、 PIE中斷和CPU中斷。SCIA的發(fā)送和接收中斷分別位于PIE模塊第9組的第1和第2 位，同時對應(yīng)于CPU中斷的INT9。前面所述的TXRDY是中斷標(biāo)志位，當(dāng)該位置1時， 就會產(chǎn)生發(fā)送中斷事件，如果各級中斷都已經(jīng)使能，則會響應(yīng)SCI的發(fā)送中斷 函數(shù)。當(dāng)接收中斷標(biāo)志位RXRDY置1時，就會產(chǎn)生接收中斷標(biāo)志。如果各級中斷已 經(jīng)使能，則會響應(yīng)SCI的接收中斷。其流程圖如21所示。 特別注意：外設(shè)中斷的標(biāo)志位一定要手動復(fù)位，在這里SCI是個例外，原因 如下：當(dāng)發(fā)送器緩沖寄存器SCITXBUF

58、做好準(zhǔn)備發(fā)送數(shù)據(jù)時，TXRDY置1，但是當(dāng)CPU 將數(shù)據(jù)寫入SCITXBUF的時候，TXRDY自動會清0。而當(dāng)接收器緩沖寄存器已經(jīng)準(zhǔn)備 好數(shù)據(jù)等待CPU去讀取時，RXRDY置1，當(dāng)CPU將數(shù)據(jù)從SCIRXBUF讀出時，RXRDY也 會自動清0。這是和其他外設(shè)中斷不一樣的地方。 圖20 查詢方式流程圖 圖21 中斷方式流程圖 1、使用查詢方式發(fā)送或者接收數(shù)據(jù)的程序結(jié)構(gòu)如下： 調(diào)用主程序： //發(fā)送程序 If (Sc

59、iaTx_Ready() == 1) { SciaRegs.SCITXBUF =SCI_Senddata; //SCI_senddata 為需要發(fā)送的數(shù)據(jù) } //接收程序 if(SciaRx_Ready() == 1) { Sci_Receivedata = SciaRegs.SCIRXBUF.all; //SCI_Receivedata 用于存放 接收的數(shù)據(jù) } //發(fā)送就緒標(biāo)志狀態(tài)查詢函數(shù) int SciaTx_Re

60、ady(void) { unsigned int i; if(SciaRegs.SCICTL2.bit.TXRDY == 1) { i = 1;//返回 1 說明發(fā)送器已經(jīng)準(zhǔn)備就緒，可以接收新的數(shù)據(jù)進(jìn)行發(fā)送 } Else { i = 0; } return(i); } //接收就緒標(biāo)志狀態(tài)查詢函數(shù) int SciaRx_Ready(void) { unsigned int i; if(SciaRegs.SCIRXST.bit.RXRDY == 1) {

61、 i = 1; //返回 1 說明數(shù)據(jù)接收已經(jīng)就緒，等待 CPU 去讀取數(shù)據(jù) } Else { i = 0; } return(i); } 2、使用中斷方式發(fā)送或者接收的程序： Void main() { InitPieCtrl();/*初始化 PIE 中斷*/ InitPieVectTable();/*初始化 PIE 中斷矢量表*/ /*設(shè)置中斷服務(wù)程序入口地址*/ EALLOW; // This is needed to write to EALLOW protected regi

62、sters PieVectTable.TXAINT = &SCITXINTA_ISR; PieVectTable.RXAINT = &SCIRXINTA_ISR; EDIS; // This is needed to disable write to EALLOW protected registers //PIE 中斷使能 PieCtrl.PIEIER9.bit.INTx1=1; //使能 SCI 發(fā)送中斷 PieCtrl.PIEIER9.bit.INTx2=1;//使能 SCI 接收中斷 IER |= M_INT9

63、; /*開 CPU 中斷*/ EINT; // Enable Global interrupt INTM ERTM; // Enable Global realtime interrupt DBGM } //接收中斷函數(shù) interrupt void SCIRXINTA_ISR(void) // SCI-A { PieCtrl.PIEACK.bit.ACK9 = 1; //釋放 PIE 同組中斷 if(SciaRx_Ready() == 1) { Sci_Receivedata = SciaRegs.SCIRXBUF.all;

64、//SCI_Receivedata 用于存放接收的數(shù)據(jù) } EINT;//使能全局中斷 } //發(fā)送中斷函數(shù) interrupt void SCITXINTA_ISR(void) // SCI-A { PieCtrl.PIEACK.bit.ACK9 = 1; //釋放PIE同組中斷 if(SciaTx_Ready() == 1) { SciaRegs.SCITXBUF =SCI_Senddata; //SCI_senddata為需要發(fā)送的數(shù)據(jù) } EINT; //使能全局中斷 }

65、 第四章 總結(jié)與展望 4.1 結(jié)論 TMS320F2812有極高的主頻 ,每個指令周期僅有6167ns ,在具有復(fù)雜的算法、要求實時控制的場合能充分顯示出其優(yōu)越性。隨著工業(yè)的發(fā)展 ,人們對工業(yè)控制的要求越來越高。DSP芯片處理數(shù)據(jù)的速度在不斷的提高 ,能滿足工業(yè)控制中實時處理數(shù)據(jù)的要求 ,而且其價格在不斷的下降。因此 ,DSP的普及指日可待 ,其應(yīng)用前景十分看好。 4.2 展望 畢業(yè)設(shè)計是培養(yǎng)學(xué)生綜合運用所學(xué)知識，發(fā)現(xiàn),提出,分析和解決實際問題,鍛煉實踐能力的重要環(huán)節(jié),是對學(xué)生實際工作能力的具體訓(xùn)練和考察過程. 回顧起此次DSP原理及應(yīng)用的畢業(yè)設(shè)計，

66、至今我仍感慨頗多，的確，從選題到定稿，從理論到實踐，在整整一個月的日子里，可以說得是苦多于甜，但是可以學(xué)到很多很多的的東西，同時不僅可以鞏固了以前所學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。通過這次畢業(yè)設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力。 在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟是第一次綜合應(yīng)用DSP技術(shù)來做設(shè)計，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固……通過這次畢業(yè)設(shè)計之后，得以把以前所學(xué)過的知識重新溫故。這次畢業(yè)設(shè)計終于順利完成了，在設(shè)計中遇到了很多問題，最后在老師的辛勤指導(dǎo)下，同學(xué)的幫助下終于迎刃而解。在此我表示感謝！ 參考文獻(xiàn) [1] DSP原理及應(yīng)用 [M]，鄒彥：電子工業(yè)出版社. [2] TI1 20041 TMS320F2810 , TMS320