《計(jì)算機(jī)組成原理練習(xí)題 問(wèn)題詳解》由會(huì)員分享，可在線閱讀，更多相關(guān)《計(jì)算機(jī)組成原理練習(xí)題 問(wèn)題詳解（13頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、word 一、填空題 1．對(duì)存儲(chǔ)器的要速度快，_容量大_____，_價(jià)位低_____。為了解決這方面的矛盾，計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié)構(gòu)。 2．指令系統(tǒng)是表征一臺(tái)計(jì)算機(jī)__性能__的重要因素，它的____格式__和___功能___不僅直接影響到機(jī)器的硬件結(jié)構(gòu)而且也影響到系統(tǒng)軟件。 3．CPU中至少有如下六類存放器__指令____存放器，__程序_計(jì)數(shù)器，_地址__存放器，通用存放器，狀態(tài)條件存放器，緩沖存放器。 4．完成一條指令一般分為取指周期和執(zhí)行周期，前者完成取指令和分析指令操作，后者完成執(zhí)行指令操作。 5．常見(jiàn)的數(shù)據(jù)傳送類指令的功能可實(shí)現(xiàn)存放器和存放器之間，或存放器和存儲(chǔ)器

2、之間的數(shù)據(jù)傳送。 6．微指令格式可分為垂直 型和水平型兩類，其中垂直型微指令用較長(zhǎng)的微程序結(jié)構(gòu)換取較短的微指令結(jié)構(gòu)。 7．對(duì)于一條隱含尋址的算術(shù)運(yùn)算指令，其指令字中不明確給出操作數(shù)的地址 ，其中一個(gè)操作數(shù)通常隱含在 累加器 中 8．設(shè)浮點(diǎn)數(shù)階碼為8位〔含1位階符〕，尾數(shù)為24位〔含1位數(shù)符〕，如此32位二進(jìn)制補(bǔ)碼浮點(diǎn)規(guī)格化數(shù)對(duì)應(yīng)的十進(jìn)制真值圍是：最大正數(shù)為 2^127(1-2^－23) ，最小正數(shù)為 2^－129 ，最大負(fù)數(shù)為 2^－128(-2^－1-2^－23) ，最小負(fù)數(shù)為 -2^127 。 9．某小數(shù)定點(diǎn)機(jī)，字長(zhǎng)8位〔含1位符號(hào)位〕，當(dāng)機(jī)器數(shù)分別采用原碼、

3、補(bǔ)碼和反碼時(shí)，其對(duì)應(yīng)的真值圍分別是-127/128 ～+127/128 -1 ～+127/128 -127/128 ～+127/128〔均用十進(jìn)制表示〕。 10．在DMA方式中，CPU和DMA控制器通常采用三種方法來(lái)分時(shí)使用主存，它們是停止CPU訪問(wèn)主存、周期挪用和DMA和CPU交替訪問(wèn)主存 。 11．設(shè) n = 8 〔不包括符號(hào)位〕，如此原碼一位乘需做 8次移位和最多8次加法，補(bǔ)碼Booth算法需做8次移位和最多9次加法。 12．設(shè)浮點(diǎn)數(shù)階碼為8位〔含1位階符〕，尾數(shù)為24位〔含1位數(shù)符〕，如此32位二進(jìn)制補(bǔ)碼浮點(diǎn)規(guī)格化數(shù)對(duì)應(yīng)的十進(jìn)制真值圍是：最大正數(shù)為，最小正數(shù)為，最大負(fù)數(shù)為

4、，最小負(fù)數(shù)為。 13．一個(gè)總線傳輸周期包括 申請(qǐng)分配階段 、 尋址階段 、傳輸階段 和完畢階段 四個(gè)階段。 14．CPU采用同步控制方式時(shí)，控制器使用機(jī)器周期 和節(jié)拍 組成的多極時(shí)序系統(tǒng)。 15．在組合邏輯控制器中，微操作控制信號(hào)由指令操作碼 、時(shí)序和狀態(tài)條件 決定。 15.32位字長(zhǎng)的浮點(diǎn)數(shù)，其中階碼8位〔含1位階符〕，基值為2，尾數(shù)24位〔含1位數(shù)符〕，如此其對(duì)應(yīng)的最大正數(shù)是，最小的絕對(duì)值是；假如機(jī)器數(shù)采用補(bǔ)碼表示，且尾數(shù)為規(guī)格化形式，如此對(duì)應(yīng)的最小正數(shù)是，最小負(fù)數(shù)是。〔均用十進(jìn)制表示〕 16．CPU從主存取出一條指令并執(zhí)行該指令的時(shí)間叫指令周期，它

5、通常包含假如干個(gè) 機(jī)器周期 ，而后者又包含假如干個(gè)節(jié)拍。機(jī)器周期和 節(jié)拍 組成多級(jí)時(shí)序系統(tǒng)。 17．假設(shè)微指令的操作控制字段共 18 位，假如采用直接控制，如此一條微指令最多可同時(shí)啟動(dòng)18個(gè)微操作命令。假如采用字段直接編碼控制，并要求一條微指令能同時(shí)啟動(dòng)3個(gè)微操作，如此微指令的操作控制字段應(yīng)分3段，假如每個(gè)字段的微操作數(shù)一樣，這樣的微指令格式最多可包含192個(gè)微操作命令。 18．在組合邏輯控制器中，微操作控制信號(hào)由指令操作碼、時(shí)序 和狀態(tài)條件決定。 19．I/O與主機(jī)交換信息的控制方式中，程序查詢方式CPU和設(shè)備是串行工作的。程序中斷 和DMA方式CPU和設(shè)備是并行工作的，前者

6、傳送與主程序是并行的，后者傳送和主機(jī)是串行的。 20．設(shè)n =16位〔不包括符號(hào)位在〕，原碼兩位乘需做8次移位，最多做 9次加法；補(bǔ)碼Booth算法需做 16次移位，最多做17次加法。 一、簡(jiǎn)答題： 1.主存儲(chǔ)器的性能指標(biāo)有哪些？含義是什么？ 存儲(chǔ)器的性能指標(biāo)主要是存儲(chǔ)容量、存儲(chǔ)速度和存儲(chǔ)器帶寬。 存儲(chǔ)容量是指在主存能存放二進(jìn)制代碼的總位數(shù)。存儲(chǔ)速度是由存取時(shí)間和存取周期來(lái)表示的。存取時(shí)間又稱存儲(chǔ)訪問(wèn)時(shí)間，是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所需的全部時(shí)間。存儲(chǔ)周期是指存儲(chǔ)器進(jìn)展連續(xù)兩次獨(dú)立的存儲(chǔ)器操作〔如連續(xù)兩次讀操作〕所需的最小間隔時(shí)間。存儲(chǔ)器帶寬是指單位時(shí)間存儲(chǔ)器存取的信息量

7、。 2. 請(qǐng)說(shuō)明指令周期、機(jī)器周期、時(shí)鐘周期之間的關(guān)系。 指令周期是完成一條指令所需的時(shí)間。包括取指令、分析指令和執(zhí)行指令所需的全部時(shí)間。機(jī)器周期也稱為CPU周期，是指被確定為指令執(zhí)行過(guò)程中的歸一化基準(zhǔn)時(shí)間，通常等于取指時(shí)間〔或訪存時(shí)間〕。時(shí)鐘周期是時(shí)鐘頻率的倒數(shù)，也可稱為節(jié)拍脈沖或T周期，是處理操作的最根本單位。一個(gè)指令周期由假如干個(gè)機(jī)器周期組成，每個(gè)機(jī)器周期又由假如干個(gè)時(shí)鐘周期組成。 3. CPU響應(yīng)中斷應(yīng)具備哪些條件？ (1)在CPU部設(shè)置的中斷允許觸發(fā)器必須是開(kāi)放的。 (2)外設(shè)有中斷請(qǐng)求時(shí)，中斷請(qǐng)求觸發(fā)器必須處于“1〞狀態(tài)，保持中斷請(qǐng)求信號(hào)。 (3)外設(shè)〔接口〕中斷允許觸

8、發(fā)器必須為“1〞，這樣才能把外設(shè)中斷請(qǐng)求送至CPU。 (4)當(dāng)上述三個(gè)條件具備時(shí)，CPU在現(xiàn)行指令完畢的最后一個(gè)狀態(tài)周期響應(yīng)中斷。 4.從計(jì)算機(jī)的各個(gè)子系統(tǒng)的角度分析，指出提高整機(jī)速度的措施。 針對(duì)存儲(chǔ)器，可以采用Cache-主存層次的設(shè)計(jì)和管理提高整機(jī)的速度； 針對(duì)存儲(chǔ)器，可以采用主存-輔存層次的設(shè)計(jì)和管理提高整機(jī)的速度； 針對(duì)控制器，可以通過(guò)指令流水或超標(biāo)量設(shè)計(jì)技術(shù)提高整機(jī)的速度； 針對(duì)控制器，可以通過(guò)超標(biāo)量設(shè)計(jì)技術(shù)提高整機(jī)的速度； 針對(duì)運(yùn)算器，可以對(duì)運(yùn)算方法加以改良，如進(jìn)位鏈、兩位乘除法； 針對(duì)I/O系統(tǒng)，可以運(yùn)用DMA技術(shù)來(lái)減少CPU對(duì)外設(shè)訪問(wèn)的干預(yù)。 5. 控制器

9、中常采用哪些控制方式，各有何特點(diǎn)？ 答：控制器常采用同步控制、異步控制和聯(lián)合控制。 同步控制即微操作序列由基準(zhǔn)時(shí)標(biāo)系統(tǒng)控制，每一個(gè)操作出現(xiàn)的時(shí)間與基準(zhǔn)時(shí)標(biāo)保持一致。 異步控制不存在基準(zhǔn)時(shí)標(biāo)信號(hào)，微操作的時(shí)序是由專用的應(yīng)答線路控制的，即控制器發(fā)出某一個(gè)微操作控制信號(hào)后，等待執(zhí)行部件完成該操作時(shí)所發(fā)回的“回答〞或“終了〞信號(hào)，再開(kāi)始下一個(gè)微操作。聯(lián)合控制是同步控制和異步控制相結(jié)合的方式，即大多數(shù)微操作在同步時(shí)序信號(hào)控制下進(jìn)展，而對(duì)那些時(shí)間難以確定的微操作，如涉與到I/O操作，如此采用異步控制。 6. 指令和數(shù)據(jù)都以二進(jìn)制代碼存放在存中，CPU如何區(qū)分它們是指令還是數(shù)據(jù)？ 指令和數(shù)據(jù)的區(qū)分

10、： 〔1〕從主存中取出的機(jī)器周期不同，取指周期取的是指令，分析取數(shù)或執(zhí)行周期取的是數(shù)據(jù)。 〔2〕取指令和取數(shù)據(jù)時(shí)地址的來(lái)源不同，指令地址來(lái)自程序計(jì)數(shù)器PC，數(shù)據(jù)地址來(lái)自地址形成部件 7. 請(qǐng)說(shuō)明SRAM的組成結(jié)構(gòu)，與SRAM相比DRAM在電路組成上有什么不同之處？ SRAM存儲(chǔ)器由存儲(chǔ)體、讀寫電路、地址譯碼電路、控制電路組成，DRAM還需要有動(dòng)態(tài)刷新電路。 8． 說(shuō)明微程序控制器中微指令的地址有幾種形成方式。 13 / 13 〔1〕直接由微指令的下地址字段指出。 〔2〕根據(jù)機(jī)器指令的操作碼形成。 〔3〕增量計(jì)數(shù)器法。 〔4〕根據(jù)各種標(biāo)志決定微指令分支轉(zhuǎn)移的地址。 〔5

11、〕通過(guò)測(cè)試網(wǎng)絡(luò)形成。 〔6〕由硬件產(chǎn)生微程序入口地址。 9． 外圍設(shè)備要通過(guò)接口與CPU相連，接口有哪些功能？ 外圍設(shè)備要通過(guò)接口與CPU相連的原因主要有： 〔1〕一臺(tái)機(jī)器通常配有多臺(tái)外設(shè)，它們各自有其設(shè)備號(hào)〔地址〕，通過(guò)接口可實(shí)現(xiàn)對(duì)設(shè)備的選擇。 〔2〕I/O設(shè)備種類繁多，速度不一，與CPU速度相差可能很大，通過(guò)接口可實(shí)現(xiàn)數(shù)據(jù)緩沖，達(dá)到速度匹配。 〔3〕I/O設(shè)備可能串行傳送數(shù)據(jù)，而CPU一般并行傳送，通過(guò)接口可實(shí)現(xiàn)數(shù)據(jù)串并格式轉(zhuǎn)換。 〔4〕I/O設(shè)備的入/出電平可能與CPU的入/出電平不同，通過(guò)接口可實(shí)現(xiàn)電平轉(zhuǎn)換。 〔5〕CPU啟動(dòng)I/O設(shè)備工作，要向外設(shè)發(fā)各種控制信號(hào)，

12、通過(guò)接口可傳送控制命令。 〔6〕I/O設(shè)備需將其工作狀況〔“忙〞、“就緒〞、“錯(cuò)誤〞、“中斷請(qǐng)求〞等〕與時(shí)報(bào)告CPU，通過(guò)接口可監(jiān)視設(shè)備的工作狀態(tài)，并保存狀態(tài)信息，供CPU查詢。 可見(jiàn)歸納起來(lái)，接口應(yīng)具有選址的功能、傳送命令的功能、反映設(shè)備狀態(tài)的功能以與傳送數(shù)據(jù)的功能〔包括緩沖、數(shù)據(jù)格式與電平的轉(zhuǎn)換〕。 10． 以I/O設(shè)備的中斷處理過(guò)程為例，說(shuō)明一次程序中斷的全過(guò)程。 一次程序中斷大致可分為五個(gè)階段。中斷請(qǐng)求，中斷判優(yōu)，中斷響應(yīng)，中斷服務(wù)，中斷返回 11、 基址尋址方式和變址尋址方式的應(yīng)用場(chǎng)合有什么不同？ 〔1〕基址尋址方式面向系統(tǒng)，主要用于邏輯地址到物理地址的交換，解決程序

13、在存儲(chǔ)器中的定位，擴(kuò)大尋址空間等問(wèn)題。 〔2〕變址存放器方式面向用戶，主要用于解決程序循環(huán)控制問(wèn)題，用于訪問(wèn)成批數(shù)據(jù)，支持向量線性表操作等。 12、一個(gè)典型CPU應(yīng)由哪幾局部組成？ 一個(gè)典型的CPU組成應(yīng)該包括： (1)六個(gè)主要存放器，保存CPU運(yùn)行時(shí)所需的各類數(shù)據(jù)信息或運(yùn)行狀態(tài)信息。 (2)算術(shù)邏輯電路(ALU)，對(duì)存放器中的數(shù)據(jù)進(jìn)展加工處理。 (3)操作控制器和指令譯碼器，產(chǎn)生各種操作控制信號(hào)，以便在各存放器之間建立數(shù)據(jù)通路。 (4)時(shí)序產(chǎn)生器，用來(lái)對(duì)各種操作控制信號(hào)進(jìn)展定時(shí)，以便進(jìn)展時(shí)間上的約束。 二、設(shè)計(jì)題： 1．設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用MREQ作

14、訪存控制信號(hào)〔低電平有效〕，用WR作讀寫控制信號(hào)〔高電平為讀，低電平為寫〕?，F(xiàn)有如下芯片與各種門電路〔門電路自定〕，如下列圖。其中有2K×8位、8K×8位、32K×8位的ROM芯片；1K×4位、2K×8位、8K×8位、16K×1位、4K×4位的RAM芯片，畫出CPU與存儲(chǔ)器的連接圖，要求： 〔1〕存儲(chǔ)芯片地址空間分配為：0～8191為系統(tǒng)程序區(qū)；8192～32767為用戶程序區(qū)。 〔2〕指出選用的存儲(chǔ)芯片類型與數(shù)量； 〔3〕詳細(xì)畫出片選邏輯。 (1)二進(jìn)制地址碼 (2)0～8191 為系統(tǒng)程序區(qū)，選用1 片8K×8 位ROM 芯片 8192～32767 為用戶程序區(qū)，選用3

15、片8K ×8 位RAM 芯片。 (3)存儲(chǔ)器片選邏輯圖 2、CPU共有16根地址線，8根數(shù)據(jù)線，并用MREQ作訪存控制信號(hào)〔低電平有效〕，用WR作讀寫控制信號(hào)〔高電平為讀，低電平為寫〕?，F(xiàn)有如下芯片與各種門電路〔門電路自定〕，如如下圖所示。其中有2K×8位、4K×8位、8K×8位、32K×8位的ROM芯片；1K×4位、2K×8位、8K×8位、16K×1位、4K×4位的RAM芯片，畫出CPU與存儲(chǔ)器的連接圖，要求： （1） 存儲(chǔ)芯片地址空間分配為：最小4K地址空間為系統(tǒng)程序區(qū)，相鄰的4K地址空間為系統(tǒng)程序工作區(qū)，與系統(tǒng)程序工作區(qū)相鄰的是24K用戶程序區(qū)；〔2〕指出選用的存儲(chǔ)芯片類型

16、與數(shù)量；〔3〕詳細(xì)畫出片選邏輯。 (2)選出所用芯片類型與數(shù)量 最小4K 地址空間為系統(tǒng)程序區(qū)，選用1 片4K ×8 位ROM 芯片; 相鄰的4K 地址空間為系統(tǒng)程序工作區(qū)，選用2 片4K ×4 位RAM 芯片 與系統(tǒng)程序工作區(qū)相鄰的24K 為用戶程序區(qū)，選用3 片8K×8 位RAM 芯片。 (3)CPU 與存儲(chǔ)芯片的連接圖如下列圖 3、某機(jī)器中，配有一個(gè)地址空間為0000H-3FFFH的ROM區(qū)域?，F(xiàn)在再用一個(gè)RAM芯片(8K×8)形成40K×16位的RAM區(qū)域，起始地址為6000H,假定RAM芯片有和信號(hào)控制端。CPU的地址總線為A15-A0，數(shù)據(jù)總線為D15-D0，控制信號(hào)為

17、R/(讀/寫)， (訪存)，要求：〔1〕 畫出地址譯碼方案?！?〕 將ROM與RAM同CPU連接。 4、設(shè)某計(jì)算機(jī)主存容量為64K×32位。要求完成以下設(shè)計(jì)容： 〔1〕畫出主機(jī)框圖〔要求畫到存放器級(jí)〕并指出圖中各存放器的位數(shù)； 〔2〕寫出組合邏輯控制器完成STA X〔X為主存地址〕指令發(fā)出的全部微操作命令與節(jié)拍安排。 〔3〕假如采用微程序控制，還需要哪些微操作？ 5、待返回指令的含義如如下圖所示。寫出機(jī)器在完成待反轉(zhuǎn)指令時(shí)，取指階段和執(zhí)行階段所需的全部微操作命令與節(jié)拍安排，如果采用微程序控制需增加哪些微操作命令？ 6、假設(shè)CPU在中斷周期用堆棧保存程序斷點(diǎn)，而且進(jìn)

18、棧時(shí)指針減1，出棧時(shí)指針加1，分別寫出組合邏輯控制和微程序控制在完成中斷返回指令時(shí)，取指階段和執(zhí)行階段所需的全部微操作命令與節(jié)拍安排。 三、應(yīng)用題 1、設(shè)機(jī)器A的主頻為8MHz，機(jī)器周期含4個(gè)時(shí)鐘周期，且該機(jī)的平均指令執(zhí)行速度是，試求該機(jī)的平均指令周期和機(jī)器周期。每個(gè)指令周期包含幾個(gè)機(jī)器周期？如果機(jī)器B的主頻為12MHz，且機(jī)器周期也含4個(gè)時(shí)鐘周期，試問(wèn)B機(jī)的平均指令執(zhí)行速度為多少M(fèi)IPS？ 2、設(shè)某機(jī)有四個(gè)中斷源A、B、C、D，其硬件排隊(duì)器的優(yōu)先次序?yàn)锳＞B＞C＞D,現(xiàn)要求將中斷處理次序改為D＞A＞C＞B. 按如下圖的時(shí)間軸給出的四個(gè)中斷源請(qǐng)求時(shí)刻. 〔1〕寫出每個(gè)中斷源對(duì)應(yīng)的屏

19、蔽字。 〔2〕畫出CPU執(zhí)行程序的軌跡。設(shè)每個(gè)中斷源的中斷服務(wù)程序的執(zhí)行時(shí)間是20us 3、某機(jī)主存容量為4M×16位，且存儲(chǔ)字長(zhǎng)等于指令字長(zhǎng)，假如該機(jī)的指令系統(tǒng)具備97種操作。操作碼位數(shù)固定且具有直接、間接、立即、相對(duì)、基址五種尋址方式?！脖拘☆}6分〕 〔1〕畫出一地址指令格式并指出各字段的作用； 〔2〕該指令直接尋址的最大圍〔十進(jìn)制表示〕； 〔3〕一次間址的尋址圍〔十進(jìn)制表示〕； 〔4〕相對(duì)尋址的位移量〔十進(jìn)制表示〕。 4、 某計(jì)算機(jī)字長(zhǎng)32位，有16個(gè)通用存放器，主存容量為1M字，采用單字長(zhǎng)二地址指令，共有64條指令，試采用四種尋址方式〔存放器、直

20、接、變址、相對(duì)〕設(shè)計(jì)指令格式。 5、有一個(gè)１６K×16位的存儲(chǔ)器，由1K×4位的DRAM芯片構(gòu)成〔芯片是64×64結(jié)構(gòu)〕。問(wèn)： (1)共需要多少RAM芯片？ (2)存儲(chǔ)體的組成框圖 (3)采用異步刷新方式，如單元刷新間隔不超過(guò)２ms，如此刷新信號(hào)周期是多少 (4)如采用集中刷新方式，存儲(chǔ)器刷新一遍最少用多少讀／寫周期？死時(shí)間率是多少？ 6、：兩浮點(diǎn)數(shù)×210，×201 求：x + y 7、：x= 0.1011，y = - 0.0101，求 ：[ x]補(bǔ)，[ x]補(bǔ)，[ - x ]補(bǔ)，[y]補(bǔ)，[y]補(bǔ)，[ - y ]補(bǔ) ，x + y = ?, x – y = ? 8、某機(jī)字長(zhǎng)32位，定位表示，尾數(shù)31位，數(shù)符1位，問(wèn)： 〔1〕定點(diǎn)原碼整數(shù)表示時(shí)，最大正數(shù)是多少？最小負(fù)數(shù)是多少？ 〔2〕定點(diǎn)原碼小數(shù)表示時(shí)，最大正數(shù)是多少？最小負(fù)數(shù)是多少？