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設(shè)計(jì)五課王西(Ext.663)xi.wang@,深入了解IC內(nèi)部結(jié)構(gòu),—Hardwareapplication,**課程大綱**,I/OportconfigurationOscillatorsResetcircuitAudiooutput:DACAudiooutput:PWMSomethingaboutESDEOSphenomenonLatch-upSomepopularcircuitsDebugexperience,I/Oportconfiguration,MOS場(chǎng)效應(yīng)管,PMOS,NMOS,G,D,S,轉(zhuǎn)移特性,電路符號(hào),簡(jiǎn)化邏輯符號(hào),電路符號(hào),簡(jiǎn)化邏輯符號(hào),轉(zhuǎn)移特性,G,S,D,,,,,ID,ID,CMOS反相器、緩沖器,邏輯符號(hào),內(nèi)部結(jié)構(gòu)簡(jiǎn)圖,邏輯符號(hào),內(nèi)部結(jié)構(gòu)簡(jiǎn)圖,緩沖器,反相器,基本的輸入端口類(lèi)型,Pureinput,Pull-lowinput,Pull-highinput,,,輸入端口的特性,InputPort一般為施密特觸發(fā)器(SchmittTrigger)結(jié)構(gòu)，三個(gè)重要參數(shù)為：VT+:輸入正向翻轉(zhuǎn)電壓；VT-:輸入負(fù)向翻轉(zhuǎn)電壓；VH=VT+-VT-:遲滯電壓。,Vo-Vi特性曲線,波形圖,實(shí)例,改進(jìn)的pull-low結(jié)構(gòu),有些IC提供了改進(jìn)的InputPull-low結(jié)構(gòu)：當(dāng)Controlreg為High時(shí)，Pull-low特性打開(kāi)，高阻的WeakPull-lowResistor(約1MΩ)和低阻的StrongPull-lowResistor(約100kΩ)兩者并聯(lián)在Pin和VSS之間。當(dāng)Input為L(zhǎng)ow時(shí)，StrongPull-low打開(kāi)，輸入阻抗較低；而當(dāng)Input變?yōu)镠igh時(shí)，StrongPull-low被禁止，此時(shí)的WeakPull-low僅消耗較小的輸入電流。這樣的結(jié)構(gòu)具有更好的輸入噪聲抑制能力。,右圖反映了InputVoltage呈Low?High?Low連續(xù)變化時(shí)，由WeakPull-lowResistor和StrongPull-lowResistor并聯(lián)而成的動(dòng)態(tài)電阻阻值的變化情況。,基本的輸出端口類(lèi)型,,,OutputValuePortStatus0011,OutputValuePortStatus001Floating,OutputValuePortStatus0Floating11,緩沖輸出(Buffer),NMOS漏極開(kāi)路輸出(OpenDrainNMOS),PMOS漏極開(kāi)路輸出(OpenDrainPMOS),(Sink),(Send),PMOS,NMOS,NMOS,PMOS,應(yīng)用舉例,I2C器件連接到I2C總線,NMOS漏極開(kāi)路輸出在I2C總線中的應(yīng)用：,SDA和SCL都是雙向線路，都通過(guò)一個(gè)電流源或上拉電阻連接到正的電源電壓。當(dāng)總線空閑時(shí)，這兩條線路都是高電平，連接到總線的器件輸出級(jí)必須是漏極開(kāi)路或集電極開(kāi)路才能執(zhí)行線與的功能。,CMOS反相器的電壓傳輸曲線,應(yīng)用中需注意的問(wèn)題,1.在輸入端口配置成內(nèi)部pull-low/pull-high的應(yīng)用中，當(dāng)輸入信號(hào)源的內(nèi)阻較大時(shí)，需注意內(nèi)部pull-low/pull-high電阻的影響(此電阻的典型值：50kΩ～200kΩ)。內(nèi)部pull-low/pull-high電阻與信號(hào)源的內(nèi)阻相串聯(lián)，IC之inputport上的實(shí)際電壓為輸入信號(hào)電壓在內(nèi)部pull-low/pull-high電阻上產(chǎn)生的分壓，故此時(shí)IC讀到的high/low狀態(tài)可能不正確。,2.若使用pureinput模式時(shí)，需注意不要使此I/Opin懸浮，僅從耗電的角度來(lái)解釋?zhuān)湓蛴卸篴)從右圖中CMOS反相器的電壓傳輸曲線來(lái)看，在輸入高低電平轉(zhuǎn)換期間(圖中A-B之間的區(qū)域)，內(nèi)部PMOS或NMOS處于可變電阻區(qū)及飽和區(qū)，此時(shí)流過(guò)的電流相對(duì)較大。當(dāng)I/Opin懸浮時(shí)輸入電平不定，頻繁地在highlow之間轉(zhuǎn)換，會(huì)有更多的機(jī)會(huì)進(jìn)入到A-B區(qū)域，增加了IC的耗電；b)如果此I/O口是wake-up輸入端口，還可能導(dǎo)致IC在sleepwake-up之間的頻繁轉(zhuǎn)換，增加IC的耗電。,3.對(duì)于輸出端口，由于其內(nèi)部開(kāi)啟的MOS管存在導(dǎo)通內(nèi)阻，隨著輸出電流的增大，MOS管上的壓降也將增大，I/O口實(shí)際的輸出電壓將降低。,A,B,Oscillators,典型的振蕩器,1.R-Coscillator2.CMOSCrystaloscillator,*假定所有非門(mén)在Input=VDD時(shí)輸出轉(zhuǎn)態(tài)。第一暫穩(wěn)態(tài)(X點(diǎn)電壓波形下降階段)：下降時(shí)間:3/2VDD?1/2VDD此階段電容C2放電:U(t)=U(0)e–t/RC1/2VDD=3/2VDDe–T1/RC?T1=RCln3第二暫穩(wěn)態(tài)(X點(diǎn)電壓波形上升階段)：上升時(shí)間:-1/2VDD?1/2VDD此階段電容C2充電:U(t)=U(∞)+[U(0)-U(∞)]e–t/RC1/2VDD=VDD+[-1/2VDD-VDD]e–T2/RC?T2=RCln3振蕩頻率計(jì)算：T=T1+T2=2RCln3f=1/(2RCln3)=1/(2100k0.1μ1.1)=45.45Hz,R-C振蕩器分析,,,,,,,,,,,X,,,,,,,,,,,Y,-1/2VDD,1/2VDD,,T1,3/2VDD,注意：實(shí)際IC電路因有反向保護(hù)二極管，電壓只會(huì)大到VDD+0.6V及VSS-0.6V。,,,0,t,U,,,,U,t,0,,,,,,T2,實(shí)用R-C振蕩器,1.Rext為鏡像電流源電路之Bias電阻，決定鏡像電流源電路的輸出電流Ic。2.Ic愈大，電容C充電越快，時(shí)鐘頻率愈快。3.電容C由設(shè)計(jì)與制程決定。,,,,,,U,VDD,VT+,VT-,t,0,,,,,,,,,,Vc及Clock波形詳圖,電路示意圖,,,,,,,,,,,,,,Clock,Vc,初始狀態(tài)：電容上沒(méi)有電荷，電路從t=0時(shí)刻開(kāi)始工作。,,R-C振蕩器的應(yīng)用特性,工作時(shí)，一般VB(UROSC)電壓約為1.0V~1.7V之間。Sleepmode時(shí)，UROSC=VDD。ROSC愈大，F(xiàn)ROSC愈慢，F(xiàn)ROSC呈指數(shù)型下降；反之愈快。(圖1)ROSC值不變而VDD變化時(shí)，F(xiàn)ROSC也會(huì)隨之變化。(圖2)一般低溫時(shí)FROSC變慢。若不特別篩選，Lot.byLot.的FROSC誤差可能達(dá)到+/-20%。,(圖1),(圖2),CMOS晶體振蕩器,CMOS反相器線性應(yīng)用，與負(fù)反饋偏置電阻R1一起構(gòu)成反相小信號(hào)放大器。Crystal與電容C1、C2構(gòu)成π型網(wǎng)絡(luò)，形成180度相移電路。這一正反饋支路，也構(gòu)成了共鳴回路。對(duì)于振蕩電路來(lái)說(shuō)，必須有正反饋，且閉環(huán)增益必須大于1。電阻R1導(dǎo)致了負(fù)反饋，增大了放大器的開(kāi)環(huán)增益需求。R1通常盡量的大，以將反饋減到最小，同時(shí)克服上電時(shí)的電流泄漏。當(dāng)使用1MHz～20MHz的晶體時(shí)，R1應(yīng)該在1MΩ～10MΩ的范圍里。對(duì)于陶瓷共振器，R1一般用1MΩ。,許多MCU集成了反相放大器，用來(lái)與外部晶體或陶瓷共振器一起構(gòu)成皮爾斯(pierce)振蕩器結(jié)構(gòu)。,標(biāo)準(zhǔn)皮爾斯振蕩器結(jié)構(gòu)，晶體工作頻率:1MHz～20MHz,Crystal應(yīng)用關(guān)鍵參數(shù),振蕩頻率精度:Crystal:+/-10ppm~100ppm.(3,5ppm也有)Resonator:+/-2,000ppm~10,000ppm串連電阻Rs;串連電感Ls;串連電容Cs;并聯(lián)電容Cp:其中Rs影響振蕩，Ls,Cs,Cp(<7~10pF)影響精度。TypicalRef.(大概范圍，詳細(xì)請(qǐng)查供應(yīng)商資料)Rs<50kΩ@32768Hz,Rs<1kΩ@<2MHzRs<150Ω@1(正回授放大).PNPN兩端之電源必須能提供基本的Latch-up維持電流IH.Latch-up觸發(fā)的機(jī)制:Itn?URw?V-TRon?URs?L-TRon?moreURw?PNPNjunctionturnon.,Latch-up實(shí)例,從系統(tǒng)的角度看Latch-up,可能觸發(fā)ICLatch-up的因素︰1.IC的I/O端口有超過(guò)額定的高電壓(高于VDD+0.6V或者低于VSS-0.6V)，而導(dǎo)致基底電流。2.外加電源不穩(wěn)，電源的瞬間波動(dòng)，由CΔVDD/Δt產(chǎn)生的暫態(tài)電流。3.外加電源(VDD-VSS)過(guò)大。4.大電流輸出腳，接到外部的電感性負(fù)載，產(chǎn)生瞬間的電動(dòng)勢(shì)，導(dǎo)致基底電流。5.射線(X射線、γ射線等)照射IC。,系統(tǒng)對(duì)策防Latch-up,保持系統(tǒng)電源穩(wěn)定，大的Bulk電容，小的decoupling，Noiseby-pass電容不可省。大電流輸出I/O，注意Layout及Loading。必要時(shí)Powerline加串小電阻，I/O并聯(lián)Noiseby-pass電容。Reset電路、微分電路等易產(chǎn)生超過(guò)額定電壓的地方可增加反向的箝位二極管，限制過(guò)高或過(guò)低的電壓。改善電源，避免電源的阻抗過(guò)高(包括電源內(nèi)阻和引出線電阻)。,避免Latch-up三原則：1.Vin≤VDD，Vout≥VSS2.輸入、輸出電流<最高額定值3.VDD>1Ir=IC1+2IB=IC1(1+2/β1)=IC2(1+2/β2)=Iout(1+2/β)假設(shè)β>>1，則有：Iout=Ir=(VCC-UBE)/R3,下圖所示為鏡像電流源(CurrentMirrorSource)電路，其中Q1、Q2兩管特性完全一致。,可見(jiàn)，當(dāng)參考電流Ir的大小固定時(shí)，電流源輸出電流Iout也就相應(yīng)恒定；Ir改變，Iout也隨之改變。,AC負(fù)載控制,Digitalground,ACLine&VDD,,,Debugexperience,客戶問(wèn)題處理,需對(duì)不良品、良品進(jìn)行編號(hào)、功能檢驗(yàn)、核對(duì)和保存。要保護(hù)好良品，對(duì)其進(jìn)行操作需格外小心?？蛻魡?wèn)題之書(shū)面分析。（不上電分析，動(dòng)腦不動(dòng)手）不良問(wèn)題的復(fù)制。問(wèn)題分析：隔離、簡(jiǎn)化、找出問(wèn)題點(diǎn)。,不良問(wèn)題復(fù)制,改變電源電壓。改變CPU頻率。調(diào)整溫度高低。EV系統(tǒng)模擬。善用儀器。,問(wèn)題分析建言,技術(shù)為本、膽大心細(xì)。不要被客戶所誤導(dǎo)，應(yīng)堅(jiān)持獨(dú)立思考。不要先入為主，以免將問(wèn)題的分析引向歧途。不要機(jī)械地照搬規(guī)則，要注意到規(guī)則本身的局限性，并靈活運(yùn)用之。眼睛所見(jiàn)并不總是事實(shí)，要注意測(cè)試方法的合理性、儀器本身的誤差以及儀器接入后對(duì)原電路的影響。不要急于做實(shí)驗(yàn)，要先進(jìn)行理論分析，再通過(guò)實(shí)驗(yàn)來(lái)驗(yàn)證之。不要為復(fù)雜的表面現(xiàn)象所困，要透過(guò)現(xiàn)象看到本質(zhì)。不要拘泥于一些次要因素和枝節(jié)問(wèn)題，要抓住問(wèn)題的主要矛盾。要善于歸納總結(jié)，從繁多的實(shí)驗(yàn)數(shù)據(jù)中找出規(guī)律性的東西。不要只看到一次不良現(xiàn)象就下結(jié)論，是問(wèn)題就可以反復(fù)驗(yàn)證，無(wú)法反復(fù)驗(yàn)證即是尚未找到關(guān)鍵因素。熟記電路基本定律，以及常用元器件的特性。實(shí)事求是，不做假資料。,TheEnd,