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Sopc 課程設(shè)計(jì)（論文）用紙1摘 要時(shí)鐘， 自從它發(fā)明的那天起，就成為人類的朋友，但隨著時(shí)間的推移，人們對它的功能又提出了新的要求，怎樣讓時(shí)鐘更好的為人民服務(wù)，怎樣讓我們的老朋友煥發(fā)青春呢？這就要求人們不斷設(shè)計(jì)出新型時(shí)鐘。本人設(shè)計(jì)的產(chǎn)品為 24 小時(shí)制的多功能數(shù)字鐘，具有時(shí)鐘時(shí)間設(shè)置、鬧鐘時(shí)間設(shè)置、鬧鐘開、鬧鐘關(guān)等功能，數(shù)字顯示小時(shí)、分鐘、秒，鬧鐘就緒燈，蜂鳴器。本論文針對上述情況，在設(shè)計(jì)中采用 EDA 自動(dòng)化設(shè)計(jì)技術(shù)。以計(jì)算機(jī)為基本平臺，以硬件描述語言為系統(tǒng)邏輯描述表達(dá)方式，以 EDA 工具作為開發(fā)環(huán)境，以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以專用集成電路 ASIC 為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。這樣的設(shè)計(jì)方法，大大的縮短了設(shè)計(jì)的周期，降低了設(shè)計(jì)成本。設(shè)計(jì)出來的數(shù)字鐘具有功能多、體積小、功耗低的特點(diǎn)。在論文中主要涉及的內(nèi)容有：1、介紹 Verilog HDL 語言。2、介紹在 QuartusII 軟件上對數(shù)字鐘的設(shè)計(jì)。3、介紹系統(tǒng)仿真結(jié)果和硬件驗(yàn)證與分析。4、對整個(gè)設(shè)計(jì)系統(tǒng)進(jìn)行總結(jié)。關(guān)鍵詞: 電子設(shè)計(jì)自動(dòng)化 Verilog HDL 可編程邏輯器件Sopc 課程設(shè)計(jì)（論文）用紙2目 錄摘 要 I第 1 章 緒 論 3第 2 章 Verilog HDL 語言 .52．1 Verilog HDL 語言簡介 52．2 Verilog HDL 主要特點(diǎn) 52．3 Verilog HDL 語言開發(fā)軟件---Quartus Ⅱ 6第 3 章 數(shù)字鐘 Verilog HDL 的設(shè)計(jì) .73．1 設(shè)計(jì)方案及工作原理 .73.1.1 數(shù)字鐘設(shè)計(jì)原理 .73.1.2 數(shù)字鐘功能 73．2 數(shù)字鐘鐘控定時(shí)器的基本組成 83.2.1 D 觸發(fā)器的設(shè)計(jì) .83.2.2 數(shù)據(jù)選擇器的設(shè)計(jì) .93.2.3 計(jì)數(shù)器的設(shè)計(jì) 103.2.4 數(shù)據(jù)分配器 123.2.5 譯碼器 .133.2.6 分頻器 .153.2.7 鬧時(shí)器 .163.2.8 報(bào)時(shí)器 173．3 數(shù)字鐘原理圖 19第 4 章 軟件調(diào)試 .20結(jié)論 21參考文獻(xiàn) 22附錄 23Sopc 課程設(shè)計(jì)（論文）用紙3第 1章 緒 論中國是世界上最早發(fā)明計(jì)時(shí)儀器的國家。有史料記載，漢武帝太初年間（紀(jì)元前104-101年）由落下閎創(chuàng)造了我國最早的表示天體運(yùn)行的儀器——渾天儀。東漢時(shí)期（公元130年）張衡創(chuàng)造了水運(yùn)渾天儀，為世界上最早的以水為動(dòng)力的觀測天象的機(jī)械計(jì)時(shí)器，是世界機(jī)械天文鐘的先驅(qū)。盛唐時(shí)代，公元725年張遂（又稱一行）和梁令瓚等人創(chuàng)制了水運(yùn)渾天銅儀，它不但能演示天球和日、月的運(yùn)動(dòng)，而且立了兩個(gè)木人，按時(shí)擊鼓，按時(shí)打鐘。第一個(gè)機(jī)械鐘的靈魂——擒縱器用于計(jì)時(shí)器，這是中國科學(xué)家對人類計(jì)時(shí)科學(xué)的偉大貢獻(xiàn)。它比十四世紀(jì)歐洲出現(xiàn)的機(jī)械鐘先行了六個(gè)世紀(jì)。第一只石英鐘出現(xiàn)在二十世紀(jì)二十年代，從三十年代開始得到了推廣，從六十年代開始，由于應(yīng)用半導(dǎo)體技術(shù)，成功地解決了制造日用石英鐘問題，石英電子技術(shù)在計(jì)時(shí)領(lǐng)域得到了廣泛的應(yīng)用。并取代機(jī)械鐘做了更精確的時(shí)間標(biāo)準(zhǔn)。早在1880年，法國人皮埃爾·居里和保羅·雅克·居里就發(fā)現(xiàn)了石英晶體有壓電的特性，這是制造鐘表“心臟”的良好材料。科學(xué)家以石英晶體制成的振蕩計(jì)時(shí)器和電子鐘組合制成了石英鐘。經(jīng)過測試，一只高精度的石英鐘表，每年的誤差僅為3-5秒。1942年，著名的英國格林尼治天文臺也開始采用了石英鐘作為計(jì)時(shí)工具。在許多場合，它還經(jīng)常被列為頻率的基本標(biāo)準(zhǔn)，用于日常測量與檢測。大約在 1970 年前后，石英鐘表開始進(jìn)入市場，風(fēng)靡全球。隨著科學(xué)的進(jìn)步，精密的電子元件不斷涌現(xiàn)，石英鐘表也開始變得小巧精致，它既是實(shí)用品，也是裝飾品。它為人們的生活提供方便，更為人們的生活增添了新的色彩。 在現(xiàn)行情況下根據(jù)簡單實(shí)用強(qiáng)的、走時(shí)準(zhǔn)確進(jìn)行設(shè)計(jì)。而實(shí)驗(yàn)證明，鐘表的振蕩部分采用石英晶體作為時(shí)基信號源時(shí)，走時(shí)更精確、調(diào)整更方便。鐘是一種計(jì)時(shí)的器具，它的出現(xiàn)開拓了時(shí)間計(jì)量的新里程。提起時(shí)鐘大家都很熟悉，它是給我們指明時(shí)間的一種計(jì)時(shí)器，并且我們每天都要用到它。二十世紀(jì)八十年代中國的鐘表業(yè)經(jīng)歷了一場翻天覆地的大轉(zhuǎn)折。其表現(xiàn)在三個(gè)方面：（1）從生產(chǎn)機(jī)械表轉(zhuǎn)為石英電子表； （2）曾占據(jù)中國消費(fèi)市場四十多年的大型國有企業(yè)突然被剛剛冒起的“組業(yè)”所取代，鐘表生產(chǎn)中心轉(zhuǎn)向中國南方沿海一帶；這場轉(zhuǎn)折以迅雷不及掩耳的速度，沖擊著傳統(tǒng)的中國鐘表工業(yè)。中國的鐘表業(yè)從技術(shù)簡單、零件少的石英鐘機(jī)芯制造入手。最初石英鐘機(jī)芯全靠從日本、德國進(jìn)口，1989年開始完全自己生產(chǎn)，包括模具的制造加工。近十余年，逐漸提高機(jī)芯質(zhì)量的穩(wěn)定性，同時(shí)轉(zhuǎn)向?qū)κ直頇C(jī)芯研制與開發(fā)。目前石英鐘表機(jī)芯生產(chǎn)主要在福建省福州、廣東東莞、番禺；機(jī)械鐘表機(jī)芯在上海、山東等地。Sopc 課程設(shè)計(jì)（論文）用紙4現(xiàn)在我國的電子業(yè)發(fā)展非?？焖?，電子業(yè)的發(fā)展有利于鐘表業(yè)的發(fā)展。在中國鐘表發(fā)展史上，國產(chǎn)機(jī)芯研制的失敗已經(jīng)成為過去，“組裝業(yè)”作為新興鐘表工業(yè)的起步階段也已成為過去。一支新的充滿智慧的鐘表精英在成長。我們相信在科技高速發(fā)展的今天，鐘表業(yè)運(yùn)用當(dāng)今材料工業(yè)、電子工業(yè)和其他領(lǐng)域的最新技術(shù)，一定會(huì)生產(chǎn)出代表中國科學(xué)水平的產(chǎn)品。我們希望鐘表業(yè)的精英們在提高制造技術(shù)水平中不斷創(chuàng)新，培育出擁有自主知識產(chǎn)權(quán)的品牌。這正是中國鐘表業(yè)發(fā)展的希望。數(shù)字鐘被廣泛用于個(gè)人家庭,車站, 碼頭、辦公室等公共場所,成為人們?nèi)粘Ｉ钪械谋匦杵?。由于?shù)字集成電路的發(fā)展和石英晶體振蕩器的廣泛應(yīng)用,使得數(shù)字鐘的精度,運(yùn)用超過老式鐘表, 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、自動(dòng)起閉路燈、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備、甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非常現(xiàn)實(shí)的意義。Sopc 課程設(shè)計(jì)（論文）用紙5第 2章 Verilog HDL 語言2．1 Verilog HDL 語言簡介Verilog VHDL(簡稱Verilog)是一種應(yīng)用廣泛的硬件描述語言，是以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，可用于從算法級、門級到開關(guān)級的多種抽象層次的數(shù)字系統(tǒng)設(shè)計(jì)。它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Verilog HDL的產(chǎn)生和應(yīng)用可追溯到20世界80年代，1984年GDA(Gateway Design Automation)公司陸續(xù)開發(fā)了Verilog HDL及其仿真器，1989年Cadence收購了該公司，1990年Cadence公開發(fā)表了Verilog HDL，1995年成為IEEE標(biāo)準(zhǔn)，即IEEE Std.1364-1995或 Verilog HDL 1364-1995。2．2 Verilog HDL 主要特點(diǎn)1) 既能進(jìn)行面向綜合的電路設(shè)計(jì)，又可用于電路的模擬仿真。2) 能夠在多個(gè)層次上對所設(shè)計(jì)的系統(tǒng)加以描述，從開關(guān)級、門級、寄存器傳輸級（RTL）到行為級等，都可以勝任；設(shè)計(jì)的規(guī)模是任意的，語言不對設(shè)計(jì)的規(guī)模施加任何限制。3) 靈活多樣的描述風(fēng)格，可進(jìn)行行為描述，也可時(shí)行結(jié)構(gòu)描述或數(shù)據(jù)流描述；支持混合建模，在一個(gè)設(shè)計(jì)中各個(gè)模塊可以在不同的設(shè)計(jì)層次上建模和描述。4) Verilog HDL 的行為描述語句，如條件語句、賦值語句和循環(huán)語句等，類似于軟件高級語言，便于學(xué)習(xí)和使用。5) 內(nèi)置各種基本邏輯門，如 and、or 和 nand 等，可方便地進(jìn)行門級結(jié)構(gòu)描述；內(nèi)置各種開關(guān)級元件，如 pmos、nmos 和 cmos 等，可進(jìn)行開關(guān)級的建模。6) 用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯；可通過編程語言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展 Verilog HDL 語言的描述能力。PLI 是允許外部函數(shù)訪問 Verilog HDL 模塊內(nèi)信息，允許設(shè)計(jì)者與模擬器交互的例程集合。2．3 Verilog HDL 語言開發(fā)軟件---QuartusⅡVerilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），常Sopc 課程設(shè)計(jì)（論文）用紙6用的Verilog HDL語言開發(fā)軟件有Altera公司的MAX+PLUS II，Quartus II和Xilinx公司的Foundation ISE。本文主要是利用軟件Quartus II的文本輸入設(shè)計(jì)方式來進(jìn)行設(shè)計(jì)的。Quartus II是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)。Quartus II軟件的設(shè)計(jì)流程概括為設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載等過程。Quartus II軟件支持多種編輯輸入法，包括圖形編輯輸入法、VHDL、Verilog HDL的文本輸入法、符合編輯輸入法，以及內(nèi)存編輯輸入法。Sopc 課程設(shè)計(jì)（論文）用紙7第 3章 數(shù)字鐘 Verilog HDL的設(shè)計(jì)3．1 設(shè)計(jì)方案及工作原理3.1.1數(shù)字鐘設(shè)計(jì)原理數(shù)字鐘的示意如下圖所示。它由石英晶體振蕩器、分頻器、計(jì)數(shù)器、譯碼器顯示器和校時(shí)電路組成。振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號,作為數(shù)字鐘的時(shí)間基準(zhǔn),然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位,分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位,小時(shí)計(jì)數(shù)器按照“24翻1”規(guī)律計(jì)數(shù)。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送顯示器顯示。計(jì)時(shí)出現(xiàn)誤差時(shí),可以用校時(shí)電路校時(shí)、校分。產(chǎn)生鬧鈴和報(bào)時(shí)音校時(shí)時(shí)、分、秒計(jì)時(shí)時(shí)間顯示數(shù)字鐘示意圖如上圖所示3．1．2 數(shù)字鐘功能1) 具有正確的時(shí)、分、秒計(jì)時(shí)功能。2) 計(jì)時(shí)結(jié)果要用數(shù)碼管分別顯示進(jìn)、分、秒的十位和個(gè)位。3) 有校時(shí)功能。當(dāng) S 鍵按下時(shí)，分計(jì)數(shù)器以秒脈沖的速度遞增，并按 60min 循環(huán)，即計(jì)數(shù)到期 59min 后再回到 00。當(dāng)工 A 鍵按下時(shí)，時(shí)計(jì)數(shù)器以秒脈沖的速度遞增，并按 24h 循環(huán)，即計(jì)數(shù)到 23h 后再回 00。Sopc 課程設(shè)計(jì)（論文）用紙84) 利用揚(yáng)聲器整點(diǎn)報(bào)時(shí)。當(dāng)計(jì)時(shí)到達(dá) 59 分 59 秒時(shí)開始報(bào)時(shí)，在 59 分 50 秒、52 秒、54 秒、56 秒、58 秒時(shí)鳴叫，鳴叫聲頻為 500hz；到達(dá) 59 分 60 秒時(shí)為最后一聲整點(diǎn)報(bào)時(shí)，頻率為 1khz。3．2 數(shù)字鐘鐘控定時(shí)器的基本組成數(shù)字鐘鐘控定時(shí)器由：計(jì)數(shù)器、D觸發(fā)器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、報(bào)時(shí)器、鬧時(shí)器組、分頻器和一個(gè)或非門這九大模塊構(gòu)成。計(jì)數(shù)器主要分為24進(jìn)制計(jì)數(shù)器和60進(jìn)制計(jì)數(shù)器，24進(jìn)制計(jì)數(shù)器對數(shù)字鐘的小時(shí)位計(jì)行計(jì)數(shù)， 60進(jìn)制對數(shù)字鐘的分和秒進(jìn)行計(jì)數(shù)。D觸發(fā)器主要是用在對數(shù)字進(jìn)行校準(zhǔn)時(shí)的按鍵消抖作用，以免在校時(shí)的時(shí)候產(chǎn)生抖動(dòng)信號。數(shù)據(jù)分配器的作用是在動(dòng)態(tài)譯碼時(shí)選擇輸出數(shù)據(jù)。譯碼器對輸出信號進(jìn)行譯碼在數(shù)碼管上顯示出來，讓大家數(shù)字鐘的表示直觀。報(bào)時(shí)電路是使時(shí)鐘在整點(diǎn)有報(bào)時(shí)功能而設(shè)計(jì)的。鬧時(shí)器是對時(shí)鐘進(jìn)行比較產(chǎn)生鬧時(shí)電信號的電路。3.2.1 D觸發(fā)器的設(shè)計(jì)在本設(shè)計(jì)中運(yùn)用到了3 個(gè)D觸發(fā)器，它主要是用在對數(shù)字進(jìn)行校準(zhǔn)時(shí)的按鍵消抖作用，以免在校時(shí)的時(shí)候產(chǎn)生抖動(dòng)信號。在電路中用到了 D 觸發(fā)器 74LS74，74LS74 的管腳圖如圖 3-1。D2 Q 5Q 6CLK341PRECLRA74LS74圖 3-1 74LS74 管腳圖觸發(fā)器，它是由門電路構(gòu)成的邏輯電路，它的輸出具有兩個(gè)穩(wěn)定的物理狀態(tài)（高電平和低電平） ，所以它能記憶一位二進(jìn)制代碼。觸發(fā)器是存放在二進(jìn)制信息的最基本Sopc 課程設(shè)計(jì)（論文）用紙9的單元。按其功能可為基本 RS 觸發(fā)器觸、JK 觸發(fā)器、D 觸發(fā)器和 T 觸發(fā)器。這幾種觸發(fā)器都有集成電路產(chǎn)品。其中應(yīng)用最廣泛的當(dāng)數(shù) JK 觸發(fā)器和 D 觸發(fā)器。不過，深刻理解 RS 觸發(fā)器對全面掌握觸發(fā)器的工作方式或動(dòng)作特點(diǎn)是至關(guān)重要的。事實(shí)上，JK 觸發(fā)器和 D 觸發(fā)器是 RS 觸發(fā)器的改進(jìn)型，其中 JK 觸發(fā)器保留了兩個(gè)數(shù)據(jù)輸入端，而 D 觸發(fā)器只保留了一個(gè)數(shù)據(jù)輸入端。D 觸發(fā)器有邊沿 D 觸發(fā)器和高電平 D 觸發(fā)器。74LS74 為一個(gè)電平 D 觸發(fā)器。3.2.2數(shù)據(jù)選擇器的設(shè)計(jì)在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路，叫做數(shù)據(jù)選擇器，也稱多 路 選 擇 器 或多 路 開 關(guān) 。 數(shù)據(jù)選擇器(MUX)的邏輯功能是在地址選擇信號的控制下，從多路數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出信號。通過 QuartusII 軟件進(jìn)行編譯后，仿真結(jié)果如圖 3-2 所示，圖 3-2 2 選一數(shù)據(jù)選擇器仿真結(jié)果打包后成元器件如圖 3-3 所示；圖 3-3 2 選一數(shù)據(jù)選擇器3.2.3 計(jì)數(shù)器的設(shè)計(jì)計(jì)數(shù)器是一種計(jì)算輸入脈沖的時(shí)序邏輯網(wǎng)絡(luò)，被計(jì)數(shù)的輸入信號就是時(shí)序網(wǎng)絡(luò)的時(shí)鐘脈沖，它不僅可以計(jì)數(shù)而且還可以用來完成其他特定的邏輯功能，如測量、定時(shí)控制、數(shù)字運(yùn)算等等。Sopc 課程設(shè)計(jì)（論文）用紙10數(shù)字鐘的計(jì)數(shù)電路是用兩個(gè)六十進(jìn)制計(jì)數(shù)電路和“24 進(jìn)制”計(jì)數(shù)電路實(shí)現(xiàn)的。數(shù)字鐘的計(jì)數(shù)電路的設(shè)計(jì)可以用反饋清零法。當(dāng)計(jì)數(shù)器正常計(jì)數(shù)時(shí)，反饋門不起作用，只有當(dāng)進(jìn)位脈沖到來時(shí)，反饋信號將計(jì)數(shù)電路清零，實(shí)現(xiàn)相應(yīng)模的循環(huán)計(jì)數(shù)。以六十進(jìn)制為例，當(dāng)計(jì)數(shù)器從 00，01，02，……，59 計(jì)數(shù)時(shí)，反饋門不起作用，只有當(dāng)?shù)?0 個(gè)秒脈沖到來時(shí)，反饋信號隨即將計(jì)數(shù)電路清零，實(shí)現(xiàn)模為 60 的循環(huán)計(jì)數(shù)。下面是用 Verilog HDL 語言編寫的 24 進(jìn)制、60 進(jìn)制計(jì)數(shù)器的程序代碼：1）24 進(jìn)制計(jì)數(shù)器程序代碼；module count24(ten,one,clk);output[3:0] ten,one;input clk;reg[3:0] ten,one;always @(posedge clk)beginif(ten[3:0]==2one[3:0]=0;endelse if(one[3:0]==9)beginone[3:0]=0;ten[3:0]=ten[3:0]+1;endelseone[3:0]=one[3:0]+1;endendmodule通過 QuartusII 軟件進(jìn)行編譯后，仿真結(jié)果如圖 3-4 所示，圖 3-4 24 進(jìn)制計(jì)數(shù)器仿真結(jié)果Sopc 課程設(shè)計(jì)（論文）用紙11打包后成元器件如圖 3-5 所示；圖 3-5 24 進(jìn)制計(jì)數(shù)器2）60 進(jìn)制計(jì)數(shù)器程序代碼；module count60(cout,ten,one,clk);output[3:0] ten,one;output cout;input clk;reg[3:0] ten,one;always @(posedge clk)beginif(one[3:0]==9)beginone[3:0]=0;if(ten[3:0]==5)ten[3:0]=0;elseten[3:0]=ten[3:0]+1;endelseone[3:0]=one[3:0]+1;endassign cout=(ten[3:0]==0endmodule通過 QuartusII 軟件進(jìn)行編譯后，仿真結(jié)果如圖 3-6 所示；圖 3-6 60 進(jìn)制計(jì)數(shù)器仿真結(jié)果Sopc 課程設(shè)計(jì)（論文）用紙12打包后成元器件如圖 3-7 所示；圖 3-7 60 進(jìn)制計(jì)數(shù)器3.2.4 數(shù)據(jù)分配器能夠?qū)?1 個(gè)輸入數(shù)據(jù)，根據(jù)需要傳送到 m 個(gè)輸出端的任何一個(gè)輸出端的電路，叫做數(shù)據(jù)分配器，又稱為多路分配器，其邏輯功能正好與數(shù)據(jù)選擇器相反。電路結(jié)構(gòu)：由與門組成的陣列。分類：1 路-4 路數(shù)據(jù)分配器（如 74LS139）、1 路-8 路數(shù)據(jù)分配器（74LS138）等。由于譯碼器和數(shù)據(jù)分配器的功能非常接近，所以譯碼器一個(gè)很重要的應(yīng)用就是構(gòu)成數(shù)據(jù)分配器。 也正因?yàn)槿绱耍袌錾蠜]有集成數(shù)據(jù)分配器產(chǎn)品，只有集成譯碼器產(chǎn)品。通過 QuartusII 軟件進(jìn)行編譯后，仿真結(jié)果如圖 3-8 所示；圖 3-8 數(shù)據(jù)分配器仿真結(jié)果打包后成元器件如圖 3-9 所示；圖 3-9 數(shù)據(jù)分配器Sopc 課程設(shè)計(jì)（論文）用紙133.2.5譯碼器譯碼器是一個(gè)多輸入、多輸出的組合邏輯電路。它的工作是把給定的代碼進(jìn)行“翻譯”，變成相應(yīng)的狀態(tài)，使輸出通道中相應(yīng)的一路有信號輸出。譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，不僅用于代碼的轉(zhuǎn)換、終端的數(shù)字顯示，還用于數(shù)字分配，存儲(chǔ)器尋址和組合控制信號等。譯碼器可以分為通用譯碼器和顯示譯碼器兩大類。在電路中用的譯碼器是共陰極譯碼器 74LS48，用 74LS48 把輸入的 8421BCD 碼 ABCD 譯成七段輸出 a-g，再由七段數(shù)碼管顯示相應(yīng)的數(shù)。 通過 QuartusII 軟件進(jìn)行編譯后，仿真結(jié)果如圖 3-11 所示；圖 3-11 譯碼器仿真結(jié)果3.2.6分頻器分頻器的作用是將由石英晶體產(chǎn)生的高頻信號分頻成基時(shí)鐘脈沖信號和擴(kuò)展部分所需的頻率。在此電路中，分頻器的功能主要有兩個(gè)：一是產(chǎn)生標(biāo)準(zhǔn)脈沖信號；二是功能擴(kuò)展電路所需的信號，如仿電臺用的 1KHz 的高頻信號和 500Hz 的低頻信號等.可以組成二分頻電路和四分頻電路和十六分頻器。打包后成元器件如圖 3-12 所示；圖 3-12 2 分頻、4 分頻、16 分頻分頻器3.2.7鬧時(shí)器數(shù)字鐘在指定的時(shí)刻發(fā)出信號，或驅(qū)動(dòng)音響電路“鬧時(shí)” ；或?qū)δ逞b置的電源進(jìn)行接通或斷開“控制” 。不管是鬧時(shí)還是控制，都要求時(shí)間準(zhǔn)確，即信號的開始時(shí)刻與持續(xù)時(shí)間必須滿足規(guī)定的要求。在這里將舉例來說明它的工作原理。要求上午 7 時(shí) 59 分Sopc 課程設(shè)計(jì)（論文）用紙14發(fā)出鬧時(shí)信號，持續(xù) 1 分鐘。設(shè)計(jì)如下：7 時(shí) 59 分對應(yīng)數(shù)字鐘的時(shí)時(shí)個(gè)位計(jì)數(shù)器的狀態(tài)為 ，分十位計(jì)3210()HQ?數(shù)器的狀態(tài)為 ，分個(gè)位計(jì)數(shù)器的狀態(tài)為 ，若32102()MQ? 10M將上述計(jì)數(shù)器輸出為“1”的所有輸出端經(jīng)過與門電路去控制音響電路，就可以使音響電路正好在 7 點(diǎn) 59 分響，持續(xù) 1 分鐘后（即 8 點(diǎn)）停響。所以鬧時(shí)控制信號 Z 的表達(dá)式為 01SQ?21020301()()()HMZQ??式中，M 為上午的信號輸出，要求 M=1。如果用與非門實(shí)現(xiàn)的邏輯表達(dá)式為： 2102301()()()HMZQQ???在電路圖中用到了 4 輸入二與非門 74LS20，集電極開路的 2 輸入四與非門74LS03，因 OC 門的輸出端可以進(jìn)行“線與” ，使用時(shí)在它們的輸出端與電源+5V 端之間應(yīng)接一電阻 RL。RL 的值由下式?jīng)Q定：minmaxCOHLIVR??? maxminCOLLIVR??=0.4V, =0.4mA, =2.4V, =50uA, =8mA, =100Ua;m 為負(fù)載門輸axOLILminOLVIHOLH入端總個(gè)數(shù)。取 RL=3.3KΩ。如果控制 1KHz 高音和驅(qū)動(dòng)音響電路的兩極與非門也采用 OC 門，則 RL 的值應(yīng)該重新計(jì)算。由電路圖可以看見，上午 7 點(diǎn) 59 分，音響電路的晶體管導(dǎo)通，則揚(yáng)聲器發(fā)出1KHz 的聲音。持續(xù) 1 分鐘到 8 點(diǎn)整晶體管因?yàn)檩斎攵藶椤?”而截止，電路停鬧。鬧時(shí)器程序代碼；module nsdl(out,m1,m2,h1,h2,tenh,oneh,tenm,onem,clk1k,cin);output out;input[3:0] m1,m2,h1,h2,tenh,tenm,oneh,onem;input cin, clk1k;Sopc 課程設(shè)計(jì)（論文）用紙15reg out;always @(m1 or m2 or h1 or h2 or tenh or tenm or oneh or onem or cin) beginif(cin) out=0;else if(cin==0)beginif(tenh==h1elseout=0;endendendmodule打包后成元器件如圖 3-13 所示；圖 3-13 鬧時(shí)器3．2．8 報(bào)時(shí)器（一）功能要求報(bào)時(shí)的功能要求是：每當(dāng)數(shù)字鐘計(jì)時(shí)快要到正點(diǎn)時(shí)，通常按照 4 低音 1 高音的順序發(fā)出間斷聲響，以最后一聲高音結(jié)束的時(shí)刻為正點(diǎn)時(shí)刻。（二）該電路的工作原理電路圖的工作原理舉例來說明；例如設(shè) 4 聲低音（約 500Hz）分別 在 59 分 51 秒、53 秒、55 秒及 57 秒，最后一聲高音（約 1000Hz）發(fā)生在 59 秒，它們的持續(xù)時(shí)間為1 秒。只有當(dāng)分十進(jìn)位的 ，分個(gè)位的 ，秒十位的201MQ?310MQ?及秒個(gè)位的 時(shí)，音響電路才能工作。20SQ?1S（三）對該電路中使用的元件的介紹因?yàn)樵谠撾娐分兴玫脑饕?74LS00、74LS04 及 74LS20 這些元件在前面的Sopc 課程設(shè)計(jì)（論文）用紙16電路中已經(jīng)介紹.這里就不再介紹它了報(bào)時(shí)器程序代碼；module baoshi(tenm,onem,tens,ones,q500,q1k,a,b);input a,b;input [3:0]tenm,onem,tens,ones;output q500,q1k;reg q500,q1k;always @(tenm or onem or tens or ones)beginif ({tenm,onem}==8'h59else q500=0;endalways @(tenm or onem or tens or ones)beginif ((tenm[3:0]==0000else q1k=0;endendmodule打包后成元器件如圖 3-14 所示；圖 3-14 報(bào)時(shí)器Sopc 課程設(shè)計(jì)（論文）用紙173．3 數(shù)字鐘原理圖將各模塊組合一起構(gòu)成如圖 3-15 所示：Sopc 課程設(shè)計(jì)（論文）用紙18第 4章 軟件調(diào)試軟件調(diào)試的過程據(jù)功能的增加分為幾步：首先，根據(jù)原來的 100 進(jìn)制顯示程序的基礎(chǔ)上編寫成時(shí)分秒六位顯示的主程序。該程序?qū)r(shí)分秒分成個(gè)位和十位分別計(jì)算，所以將 60 進(jìn)制和 24 進(jìn)制變成 10 進(jìn)制、6進(jìn)制和 2 進(jìn)制。又因?yàn)槿绻麜r(shí)十位為 2 的話，不能大于 3，所以在分十位向時(shí)個(gè)位進(jìn)位時(shí)得判斷時(shí)十位是否為 2，在組員的幫助下經(jīng)過不斷試驗(yàn)和修改終于完成。過程比較順利。該電子鐘使用一個(gè)鍵來調(diào)時(shí)，利用長按來選擇所要調(diào)的位，用短暫按下來對位進(jìn)行加 1，前提是時(shí)鐘暫停，這個(gè)功能也是通過長按來實(shí)現(xiàn)的。選位是從秒個(gè)位到時(shí)十位依次選取，但到時(shí)十位以后就回不到秒個(gè)位了，就是不會(huì)循環(huán)。所以就得對選的位進(jìn)行檢查，如果到了時(shí)十位再按取位鍵就重新賦給秒個(gè)位地址。這樣就可以循環(huán)選位了。但在后來的測試中又有了新的問題，如果該位到了 9，對一個(gè)位進(jìn)行加 1 調(diào)整就會(huì)顯示亂碼。時(shí)分秒的十位都會(huì)調(diào)到 9！對于這個(gè)問題費(fèi)看一些周折。起先構(gòu)思再加一個(gè)減一的鍵，但不但沒有解決這個(gè)亂碼問題而且減到了 0 一下很可能也會(huì)出現(xiàn)亂碼。所以就轉(zhuǎn)而尋求程序解決。調(diào)時(shí)的時(shí)候讓它也像正常運(yùn)行的時(shí)候進(jìn)位？沒見過這樣的。繼而決定在進(jìn)行加 1 調(diào)時(shí)的時(shí)候檢測該位是否到 10 或 6 或 3。所以就產(chǎn)生了所謂的調(diào)時(shí)比較子程序，就是在調(diào)時(shí)的時(shí)候?qū)⒃撐桓?10 或 6 或 3 比較。最后，調(diào)試的時(shí)候卻總是出現(xiàn)這樣的情況：所調(diào)的位超過了 9 或 5 或 2 就變成亂碼。比原來進(jìn)步的地方就是時(shí)分秒的十位不用超過 9 就變成亂碼。這說明雖然還沒成功，但還是有前展的。就繼續(xù)調(diào)試。Sopc 課程設(shè)計(jì)（論文）用紙19結(jié)論我們對《SOPC 課程設(shè)計(jì)》這門課的學(xué)習(xí)主要是理論學(xué)習(xí)和實(shí)驗(yàn)實(shí)踐兩個(gè)部分。通過對其理論知識的學(xué)習(xí)，我對硬件描述語言有了初步的認(rèn)識，學(xué)會(huì)利用硬件描述語言完成相應(yīng)功能系統(tǒng)的設(shè)計(jì)。在實(shí)驗(yàn)中，我們可以通過自己的實(shí)際操作，找出問題，改正錯(cuò)誤，提出改進(jìn)之法，大膽創(chuàng)新，使自己的能力在實(shí)踐中成長起來。經(jīng)過這幾周的實(shí)驗(yàn)，我基本了解了實(shí)驗(yàn)設(shè)計(jì)過程。雖然有些實(shí)驗(yàn)很簡單，但是他們體現(xiàn)了 EDA 設(shè)計(jì)的大概流程 。通過這么多次的試驗(yàn)我將一些在課堂上了解了的知識的運(yùn)用到了實(shí)驗(yàn)中，經(jīng)過實(shí)驗(yàn)課之后，我對于 VHDL 語言的理解更加深刻了，本來有些不理解的理論知識，都能通過實(shí)驗(yàn)得到一定解答。在實(shí)驗(yàn)的過程中，有時(shí)遇到難題的時(shí)候，我們上網(wǎng)或去圖書館查找資料，或者向老師和同學(xué)們討論，在這個(gè)過程中我學(xué)習(xí)到了一些我們在課堂上學(xué)不到的知識。通過這次課程設(shè)計(jì)使我更加深刻的懂得了理論與實(shí)際相結(jié)合的重要性！只有理論知識無法實(shí)現(xiàn)相關(guān)的設(shè)計(jì)和實(shí)際操作，當(dāng)把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，這樣才能把所學(xué)的理論知識更加鞏固至掌握住，才能提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考能力。Sopc 課程設(shè)計(jì)（論文）用紙20參考文獻(xiàn)[1] 李東生.電子設(shè)計(jì)自動(dòng)化與 IC 設(shè)計(jì).北京：高等教育出版社，2004[2] 蔡明生.電子設(shè)計(jì).北京：高等教育出版社，2004[3] 齊洪喜，陸穎.VHDL 電路設(shè)計(jì)使用教程.北京：清華大學(xué)出版社，2004[4] 雷伏容.VHDL 電路設(shè)計(jì).北京：清華大學(xué)出版社，2006[5] 黃仁欣.EDA 技術(shù)實(shí)用教程.北京：清華大學(xué)出版社，2006[6] 路而紅.電子設(shè)計(jì)自動(dòng)化應(yīng)用技術(shù).北京：高等教育出版社，2004[7] 陳有卿.實(shí)用 555 時(shí)基電路 300 例.北京：中國電力出版社，2004[8] 晶體管技術(shù)編輯部.電子技術(shù)——原理.制作.實(shí)驗(yàn).北京：科學(xué)出版社，2005[9] 張亦華，延明.數(shù)字電路 EDA 入門——VHDL 程序?qū)嵗?北京：北京郵電大學(xué)出版社，2003[10] 王延才，趙德申.電子技術(shù)實(shí)訓(xùn).北京：高等教育出版社，2003Sopc 課程設(shè)計(jì)（論文）用紙21附錄 下面是用 Verilog HDL 語言編寫的 2 選一數(shù)據(jù)選擇器的程序代碼：module mux2(out,a,b,sel);output out;input a,b,sel;reg out;always @(a or b or sel)beginif(sel==1)out=a;else out=b;endendmodule下面是用 Verilog HDL 語言編寫的 24 進(jìn)制、60 進(jìn)制計(jì)數(shù)器的程序代碼：1）24 進(jìn)制計(jì)數(shù)器程序代碼；module count24(ten,one,clk);output[3:0] ten,one;input clk;reg[3:0] ten,one;always @(posedge clk)beginif(ten[3:0]==2one[3:0]=0;endelse if(one[3:0]==9)beginone[3:0]=0;Sopc 課程設(shè)計(jì)（論文）用紙22ten[3:0]=ten[3:0]+1;endelseone[3:0]=one[3:0]+1;endendmodule2）60 進(jìn)制計(jì)數(shù)器程序代碼；module count60(cout,ten,one,clk);output[3:0] ten,one;output cout;input clk;reg[3:0] ten,one;always @(posedge clk)beginif(one[3:0]==9)beginone[3:0]=0;if(ten[3:0]==5)ten[3:0]=0;elseten[3:0]=ten[3:0]+1;endelseone[3:0]=one[3:0]+1;endassign cout=(ten[3:0]==0endmodule數(shù)據(jù)分配器程序代碼：module x(q,L,hten,hone,mten,mone,sten,sone,clk);output[3:0] q;output[5:0] L;input [3:0] hten,hone,mten,mone,sten,sone;input clk;reg[3:0] q,rel;Sopc 課程設(shè)計(jì)（論文）用紙23reg[5:0] L;always @(posedge clk)beginif(rel[3:0]==5) rel[3:0]=0;elserel[3:0]=rel[3:0]+1;endalways @(rel )beginif(rel[3:0]==0) begin q[3:0]=sone[3:0]; L[5:0]=6'b111110;endelse if(rel[3:0]==1) begin q[3:0]=sten[3:0];L[5:0]=6'b111101;endelse if(rel[3:0]==2) begin q[3:0]=mone[3:0];L[5:0]=6'b111011;endelse if(rel[3:0]==3) begin q[3:0]=mten[3:0]; L[5:0]=6'b110111;endelse if(rel[3:0]==4) begin q[3:0]=hone[3:0]; L[5:0]=6'b101111;endelse begin q[3:0]=hten[3:0];L[5:0]=6'b011111;endendendmodule譯碼器程序代碼；module yima308(out,in);output[7:0] out;input[3:0] in;reg[7:0] out;always @(in)begincase(in)4'd0:out=8'b00000010;4'd1:out=8'b10011110;4'd2:out=8'b00100100;4'd3:out=8'b00001100;4'd4:out=8'b10011000;4'd5:out=8'b01001000;4'd6:out=8'b01000000;4'd7:out=8'b00011110;4'd8:out=8'b00000000;4'd9:out=8'b00001000;Sopc 課程設(shè)計(jì)（論文）用紙24endcaseendendmodule1）2 分頻程序代碼；module fen2(a,b,q);input b;output a;output q;reg q;always @(posedge b )beginq=q+1;endassign a=(q==4'd1)?1:0;endmodule2）4 分頻程序代碼；module fen4(a,b,q);input b;output a;output[1:0] q;reg[1:0]q;always @(posedge b )beginq=q+1;endassign a=(q==2'd3)?1:0;endmodule3）16 分頻程序代碼；module fen16(a,b,q);input b;output a;output[3:0] q;reg[3:0]q;always @(posedge b )beginSopc 課程設(shè)計(jì)（論文）用紙25q=q+1;endassign a=(q==4'd15)?1:0;endmodule鬧時(shí)器程序代碼；module nsdl(out,m1,m2,h1,h2,tenh,oneh,tenm,onem,clk1k,cin);output out;input[3:0] m1,m2,h1,h2,tenh,tenm,oneh,onem;input cin, clk1k;reg out;always @(m1 or m2 or h1 or h2 or tenh or tenm or oneh or onem or cin) beginif(cin) out=0;else if(cin==0)beginif(tenh==h1elseout=0;endendendmodule報(bào)時(shí)器程序代碼；module baoshi(tenm,onem,tens,ones,q500,q1k,a,b);input a,b;input [3:0]tenm,onem,tens,ones;output q500,q1k;reg q500,q1k;always @(tenm or onem or tens or ones)beginif ({tenm,onem}==8'h59else q500=0;endalways @(tenm or onem or tens or ones)beginif ((tenm[3:0]==0000else q1k=0;endendmodule