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電 子 科 技 大 學(xué) 實(shí) 驗 報 告 學(xué)生姓名：ZYZ 學(xué) 號：2014060103026 指導(dǎo)教師：DJ 一、實(shí)驗項目名稱： Verilog組合邏輯設(shè)計 二、實(shí)驗?zāi)康模? 使用ISE軟件和Verilog語言進(jìn)行組合邏輯的設(shè)計與實(shí)現(xiàn)。 三、實(shí)驗內(nèi)容： 1．3-8譯碼器的設(shè)計和實(shí)現(xiàn)。 2．4位并行進(jìn)位加法器的設(shè)計和實(shí)現(xiàn)。 3．兩輸入4位多路選擇器的設(shè)計和實(shí)現(xiàn)。 實(shí)驗要求如下： 1．采用Verilog語言設(shè)計，使用門級方式進(jìn)行描述。 2．編寫仿真測試代碼。 3．編寫約束文件，使輸入、輸出信號與開發(fā)板的引腳對應(yīng)。 4．下載到FPGA開發(fā)板，撥動輸入開關(guān)，觀察Led燈的顯示是否符合真值表。 四、實(shí)驗原理： 1．74x138譯碼器是輸出低有效的3-8譯碼器。表1所示為74x138譯碼器的真值表。 表1 74x138譯碼器的真值表 輸入 輸出 G1 G2A_L G2B_L C B A Y7_L Y6_L Y5_L Y4_L Y3_L Y2_L Y1_L Y0_L 0 x x x x x 1 1 1 1 1 1 1 1 x 1 x x x x 1 1 1 1 1 1 1 1 x x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 根據(jù)3-8譯碼器的真值表，可得輸出的函數(shù)表達(dá)式為 根據(jù)上述函數(shù)表達(dá)式，可畫出邏輯電路圖為。 圖1 3-8譯碼器的邏輯電路圖 2. 數(shù)據(jù)選擇器的邏輯功能是根據(jù)地址選擇端的控制，從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出。因此，它可實(shí)現(xiàn)時分多路傳輸電路中發(fā)送端電子開關(guān)的功能，故又稱為復(fù)用器（Multiplexer）,并用MUX來表示。 表2 2輸入1位多路選擇器的真值表 數(shù)據(jù)輸入 選擇控制S 輸出Y D0 D1 0 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 1 2選1數(shù)據(jù)選擇器的真值表如表1所示，其中，D0、D1是2路數(shù)據(jù)輸入，S為選擇控制端，Y為數(shù)據(jù)選擇器的輸出，根據(jù)真值表可寫出它的輸出函數(shù)表達(dá)式為： 如果輸入再加上低有效的輸入使能端，則輸出的表達(dá)式變?yōu)? 根據(jù)上述函數(shù)表達(dá)式，可畫出2輸入4位多路選擇器的邏輯電路圖為。 圖2 2輸入4位多路選擇器的邏輯電路圖 2. 1位全加器的真值表如下 表3 1位全加器的真值表 輸入變量 輸出變量 A B Ci Ci+1 S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 0 根據(jù)真值表，輸出表達(dá)式為： 對于4位并行加法器，可以按入下公式進(jìn)行設(shè)計 圖3所示為4位并行進(jìn)位加法器框圖，本實(shí)驗中用Verilog語句來描述。 圖3 4位并行進(jìn)位加法器 五、實(shí)驗器材（設(shè)備、元器件）： PC機(jī)、Windows XP、Anvyl或Nexys3開發(fā)板、Xilinx ISE 14.7開發(fā)工具、Digilent Adept下載工具。 六、實(shí)驗步驟： 實(shí)驗步驟包括：建立新工程、原理圖或代碼輸入、設(shè)計仿真、輸入輸出引腳設(shè)置、生成流代碼與下載調(diào)試。 七、關(guān)鍵源代碼： 1．在ISE設(shè)計中可以直接輸入如下3-8譯碼器的代碼 2．3-8譯碼器的仿真測試代碼 仿真結(jié)果如下圖所示。 圖4 譯碼器的仿真結(jié)果 3．譯碼器在Nexys3開發(fā)板上的約束文件 4．4位并行加法器的代碼 5．加法器的仿真測試代碼 仿真結(jié)果如下圖所示。 圖5 加法器的仿真結(jié)果 6．加法器在Nexys3開發(fā)板上的約束文件 7．?dāng)?shù)據(jù)選擇器的代碼 module mux_2in4bit( input EN_L , S , input[4:1] D0 , D1 , output[4:1] Y ); wire w0 , w1 , w2 , w3 , w4 , w5 , w6 , w7 , w8 , w9 ; wire S_L ; not ( S_L , S ) ; nor ( w0 , EN_L , S ) ; nor ( w1 , EN_L , S_L ) ; and ( w2 , D0[1] , w0 ) ; and ( w3 , D1[1] , w1 ) ; and ( w4 , D0[2] , w0 ) ; and ( w5 , D1[2] , w1 ) ; and ( w6 , D0[3] , w0 ) ; and ( w7 , D1[3] , w1 ) ; and ( w8 , D0[4] , w0 ) ; and ( w9 , D1[4] , w1 ) ; or ( Y[1] , w2 , w3 ) ; or ( Y[2] , w4 , w5 ) ; or ( Y[3] , w6 , w7 ) ; or ( Y[4] , w8 , w9 ) ; endmodule 8. 數(shù)據(jù)選擇器的仿真測試代碼 //Addstimulushere EN_L=1S=1bx #100 EN_L=0S=0 D0=4b0101 #100 EN_L=0S=1 D1=4b1010 仿真結(jié)果如下圖所示。 圖6 數(shù)據(jù)選擇器的仿真結(jié)果 9．?dāng)?shù)據(jù)選擇器在Nexys3開發(fā)板上的約束文件 #Switch NETD0[1]LOC=T10;#SW0 NETD0[2]LOC=T9;#SW1 NETD0[3]LOC=V9;#SW2 NETD0[4]LOC=M8;#SW3 NETD1[1]LOC=N8;#SW4 NETD1[2]LOC=U8;#SW5 NETD1[3]LOC=V8;#SW6 NETD1[4]LOC=T5;#SW7 #Led NETY[1]LOC=U16;#LED0 NETY[2]LOC=V16;#LED1 NETY[3]LOC=U15;#LED2 NETY[4]LOC=V15;#LED3 #Button NetSLoc=B8;#BTN0 NetEN_LLoc=C4;#BTNL 八、實(shí)驗結(jié)論： 九、總結(jié)及心得體會： 分析好邏輯關(guān)系后，在寫代碼。調(diào)試，有時候再運(yùn)行一遍就可以。約束條件最容易出問題。 十、對本實(shí)驗過程及方法、手段的改進(jìn)建議： 減少實(shí)驗項目。 報告評分： 指導(dǎo)教師簽字：